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參數(shù)資料
| 型號： | MC908SR12MFAER |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 309/404頁 |
| 文件大小： | 0K |
| 描述： | IC MCU 12K FLASH 4/8MHZ 48-LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | I²C，SCI |
| 外圍設(shè)備： | LVD，POR，PWM，溫度傳感器 |
| 輸入/輸出數(shù)： | 31 |
| 程序存儲器容量： | 12KB（12K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 14x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 48-LQFP |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | MC908SR12MFAERCT |
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Electrical Specifications
5.0V Control Timing
MC68HC908SR12MC68HC08SR12 — Rev. 5.0
Data Sheet
Freescale Semiconductor
Electrical Specifications
377
24.8 5.0V Control Timing
24.9 3.0V Control Timing
Low-voltage inhibit, trip voltage
(No hysteresis implemented for 3V LVI)
VLVI3
2.32
2.49
2.68
V
Schmitt trigger input low level trip voltage
RST, IRQ1, IRQ2, KBI[0:7]
VSCMTL
—0.8
—
V
Schmitt trigger input high level trip voltage
RST, IRQ1, IRQ2, KBI[0:7]
VSCMTH
—1.2
—
V
Notes:
1. VDD = 2.7 to 3.3 Vdc, VSS = 0 Vdc, TA = TL to TH, unless otherwise noted.
2. Typical values reflect average measurements at midpoint of voltage range, 25
°C only.
3. Run (operating) IDD measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than
100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects run IDD.
Measured with all modules enabled.
4. Wait IDD measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than 100 pF on
all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects wait IDD.
5. STOP IDD measured with OSC1 grounded, no port pins sourcing current.
6. Maximum is highest voltage that POR is guaranteed.
7. If minimum VDD is not reached before the internal POR reset is released, RST must be driven low externally until minimum
VDD is reached.
8. RPU1 and RPU2 are measured at VDD = 5.0V.
Table 24-6. 5V Control Timing
Characteristic(1)
Notes:
1. VSS = 0 Vdc; timing shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
Symbol
Min
Max
Unit
Internal operating frequency(2)
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this
information.
fOP
—8.0
MHz
RST input pulse width low(3)
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
tIRL
750
—
ns
Table 24-7. 3V Control Timing
Characteristic(1)
Notes:
1. VSS = 0 Vdc; timing shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
Symbol
Min
Max
Unit
Internal operating frequency(2)
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this
information.
fOP
—4.0
MHz
RST input pulse width low(3)
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
tIRL
1.5
—
s
Table 24-5. 3V DC Electrical Characteristics
Characteristic(1)
Symbol
Min
Typ(2)
Max
Unit
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