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參數(shù)資料
| 型號： | MC908QY4AMDWE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO16 |
| 封裝： | 1.27 MM PITCH, LEAD FREE, PLASTIC, MS-013AA, SOIC-16 |
| 文件頁數(shù)： | 137/200頁 |
| 文件大小： | 1349K |
| 代理商： | MC908QY4AMDWE |
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Functional Description
MC68HC908QYA/QTA Family Data Sheet, Rev. 3
Freescale Semiconductor
41
Upon reset or when a conversion is otherwise aborted, the ADC10 module will enter a low power, inactive
state. In this state, all internal clocks and references are disabled. This state is entered asynchronously
and immediately upon aborting of a conversion.
3.3.3.4 Total Conversion Time
The total conversion time depends on many factors such as sample time, bus frequency, whether
ACLKEN is set, and synchronization time. The total conversion time is summarized in Table 3-1.
The maximum total conversion time for a single conversion or the first conversion in continuous
conversion mode is determined by the clock source chosen and the divide ratio selected. The clock
source is selectable by the ADICLK and ACLKEN bits, and the divide ratio is specified by the ADIV bits.
For example, if the alternate clock source is 16 MHz and is selected as the input clock source, the input
clock divide-by-8 ratio is selected and the bus frequency is 4 MHz, then the conversion time for a single
10-bit conversion is:
NOTE
The ADCK frequency must be between fADCK minimum and fADCK
maximum to meet A/D specifications.
Table 3-1. Total Conversion Time versus Control Conditions
Conversion Mode
ACLKEN
Maximum Conversion Time
8-Bit Mode (short sample — ADLSMP = 0):
Single or 1st continuous
Subsequent continuous (fBus ≥ fADCK)
0
1
X
18 ADCK + 3 bus clock
18 ADCK + 3 bus clock + 5
μs
16 ADCK
8-Bit Mode (long sample — ADLSMP = 1):
Single or 1st continuous
Subsequent continuous (fBus ≥ fADCK)
0
1
X
38 ADCK + 3 bus clock
38 ADCK + 3 bus clock + 5
μs
36 ADCK
10-Bit Mode (short sample — ADLSMP = 0):
Single or 1st continuous
Subsequent continuous (fBus ≥ fADCK)
0
1
X
21 ADCK + 3 bus clock
21 ADCK + 3 bus clock + 5
μs
19 ADCK
10-Bit Mode (long sample — ADLSMP = 1):
Single or 1st continuous
Subsequent continuous (fBus ≥ fADCK)
0
1
X
41 ADCK + 3 bus clock
41 ADCK + 3 bus clock + 5
μs
39 ADCK
21 ADCK cycles
Maximum Conversion time =
16 MHz/8
Number of bus cycles = 11.25
μs x 4 MHz = 45 cycles
3 bus cycles
4 MHz
+
= 11.25
μs
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PDF描述 |
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