參數(shù)資料
型號： MC908QC16CDXE
廠商： Freescale Semiconductor
文件頁數(shù)： 50/275頁
文件大小： 0K
描述： IC MCU 8BIT 16K FLASH 16-SOIC
標準包裝： 47
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： SCI，SPI
外圍設備： LVD，POR，PWM
輸入/輸出數(shù)： 12
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
RAM 容量： 512 x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 5.5 V
數(shù)據(jù)轉換器： A/D 10x10b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 16-SOIC（0.295"，7.50mm 寬）
包裝： 管件
產品目錄頁面： 724 (CN2011-ZH PDF)
配用： DEMO908QC16-ND - BOARD DEMO FOR MC908QC16
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Enhanced Serial Communications Interface (ESCI) Module
MC68HC908QC16 MC68HC908QC8 MC68HC908QC4 Data Sheet, Rev. 5
142
Freescale Semiconductor
a valid character that sets the SCRF bit before an idle condition can set the IDLE bit. Also, after the
IDLE bit has been cleared, a valid character must again set the SCRF bit before an idle condition can
set the IDLE bit.
1 = Receiver input idle
0 = Receiver input active (or idle since the IDLE bit was cleared)
OR — Receiver Overrun Bit
This clearable, read-only bit is set when software fails to read the SCDR before the receive shift
register receives the next character. The OR bit generates an ESCI error interrupt request if the ORIE
bit in SCC3 is also set. The data in the shift register is lost, but the data already in the SCDR is not
affected. Clear the OR bit by reading SCS1 with OR set and then reading the SCDR.
1 = Receive shift register full and SCRF = 1
0 = No receiver overrun
Software latency may allow an overrun to occur between reads of SCS1 and SCDR in the flag-clearing
sequence. Figure 13-13 shows the normal flag-clearing sequence and an example of an overrun
caused by a delayed flag-clearing sequence. The delayed read of SCDR does not clear the OR bit
because OR was not set when SCS1 was read. Byte 2 caused the overrun and is lost. The next
flag-clearing sequence reads byte 3 in the SCDR instead of byte 2.
In applications that are subject to software latency or in which it is important to know which byte is lost
due to an overrun, the flag-clearing routine can check the OR bit in a second read of SCS1 after
reading the data register.
Figure 13-13. Flag Clearing Sequence
BYTE 1
NORMAL FLAG CLEARING SEQUENCE
SCRF
=
1
SCRF
=
1
BYTE 2
BYTE 3
BYTE 4
SCRF
=
0
SCRF
=
1
SCRF
=
0
SCRF
=
0
BYTE 1
SCRF
=
1
SCRF
=
1
BYTE 2
BYTE 3
BYTE 4
DELAYED FLAG CLEARING SEQUENCE
OR
=
1
SCRF
=
1
OR
=
1
SCRF
=
0
OR
=
1
SCRF
=
0
OR
=
0
READ SCS1
SCRF = 1
OR = 0
READ SCS1
SCRF = 1
OR = 0
READ SCS1
SCRF = 1
OR = 0
READ SCDR
BYTE 1
READ SCDR
BYTE 2
READ SCDR
BYTE 3
READ SCS1
SCRF = 1
OR = 0
READ SCS1
SCRF = 1
OR = 1
READ SCDR
BYTE 1
READ SCDR
BYTE 3
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