- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄359149 > MC908QB4 (飛思卡爾半導(dǎo)體(中國)有限公司) To provide the most up-to-date information, the revision of our documents PDF資料下載
參數(shù)資料
| 型號(hào)： | MC908QB4 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | To provide the most up-to-date information, the revision of our documents |
| 中文描述： | 為了提供最先進(jìn)的最新資料，我們的文件修改 |
| 文件頁數(shù)： | 172/236頁 |
| 文件大小： | 1682K |
| 代理商： | MC908QB4 |
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Serial Peripheral Interface (SPI) Module
MC68HC908QB8 Data Sheet, Rev. 1
172
Freescale Semiconductor
SPTIE— SPI Transmit Interrupt Enable
This read/write bit enables interrupt requests generated by the SPTE bit. SPTE is set when a byte
transfers from the transmit data register to the shift register.
1 = SPTE interrupt requests enabled
0 = SPTE interrupt requests disabled
15.8.2 SPI Status and Control Register
The SPI status and control register contains flags to signal these conditions:
Receive data register full
Failure to clear SPRF bit before next byte is received (overflow error)
Inconsistent logic level on SS pin (mode fault error)
Transmit data register empty
The SPI status and control register also contains bits that perform these functions:
Enable error interrupts
Enable mode fault error detection
Select master SPI baud rate
SPRF — SPI Receiver Full Bit
This clearable, read-only flag is set each time a byte transfers from the shift register to the receive data
register. SPRF generates a interrupt request if the SPRIE bit in the SPI control register is set also.
During an SPRF interrupt, user software can clear SPRF by reading the SPI status and control register
with SPRF set followed by a read of the SPI data register.
1 = Receive data register full
0 = Receive data register not full
ERRIE — Error Interrupt Enable Bit
This read/write bit enables the MODF and OVRF bits to generate interrupt requests.
1 = MODF and OVRF can generate interrupt requests
0 = MODF and OVRF cannot generate interrupt requests
OVRF — Overflow Bit
This clearable, read-only flag is set if software does not read the byte in the receive data register before
the next full byte enters the shift register. In an overflow condition, the byte already in the receive data
register is unaffected, and the byte that shifted in last is lost. Clear the OVRF bit by reading the SPI
status and control register with OVRF set and then reading the receive data register.
1 = Overflow
0 = No overflow
Bit 7
6
5
4
3
2
1
Bit 0
Read:
SPRF
ERRIE
OVRF
MODF
SPTE
MODFEN
SPR1
SPR0
Write:
Reset:
0
0
0
0
1
0
0
0
=Unimplemented
Figure 15-14. SPI Status and Control Register (SPSCR)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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