參數資料
型號： MC908JL8CDWE
廠商： Freescale Semiconductor
文件頁數： 44/212頁
文件大?。?/td> 0K
描述： IC MCU 8K FLASH 8MHZ 28-SOIC
標準包裝： 26
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： SCI
外圍設備： LED，LVD，POR，PWM
輸入/輸出數： 23
程序存儲器容量： 8KB（8K x 8）
程序存儲器類型： 閃存
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數據轉換器： A/D 13x8b
振蕩器型： 內部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-SOIC（0.295"，7.50mm 寬）
包裝： 管件
產品目錄頁面： 725 (CN2011-ZH PDF)
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Serial Communications Interface (SCI)
MC68HC908JL8/JK8 MC68HC08JL8/JK8 MC68HC908KL8 Data Sheet, Rev. 3.1
138
Freescale Semiconductor
9.8.3 SCI Control Register 3
SCI control register 3:
Stores the ninth SCI data bit received and the ninth SCI data bit to be transmitted
Enables these interrupts:
–
Receiver overrun interrupts
–
Noise error interrupts
–
Framing error interrupts
Parity error interrupts
R8 — Received Bit 8
When the SCI is receiving 9-bit characters, R8 is the read-only ninth bit (bit 8) of the received character.
R8 is received at the same time that the SCDR receives the other 8 bits.
When the SCI is receiving 8-bit characters, R8 is a copy of the eighth bit (bit 7). Reset has no effect on
the R8 bit.
T8 — Transmitted Bit 8
When the SCI is transmitting 9-bit characters, T8 is the read/write ninth bit (bit 8) of the transmitted
character. T8 is loaded into the transmit shift register at the same time that the SCDR is loaded into
the transmit shift register. Reset has no effect on the T8 bit.
DMARE — DMA Receive Enable Bit
CAUTION
The DMA module is not included on this MCU. Writing a logic 1 to DMARE
or DMATE may adversely affect MCU performance.
1 = DMA not enabled to service SCI receiver DMA service requests generated by the SCRF bit (SCI
receiver CPU interrupt requests enabled)
0 = DMA not enabled to service SCI receiver DMA service requests generated by the SCRF bit (SCI
receiver CPU interrupt requests enabled)
DMATE — DMA Transfer Enable Bit
CAUTION
The DMA module is not included on this MCU. Writing a logic 1 to DMARE
or DMATE may adversely affect MCU performance.
1 = SCTE DMA service requests enabled; SCTE CPU interrupt requests disabled
0 = SCTE DMA service requests disabled; SCTE CPU interrupt requests enabled
ORIE — Receiver Overrun Interrupt Enable Bit
This read/write bit enables SCI error CPU interrupt requests generated by the receiver overrun bit, OR.
1 = SCI error CPU interrupt requests from OR bit enabled
0 = SCI error CPU interrupt requests from OR bit disabled
Address:
$0015
Bit 7
654321
Bit 0
Read:
R8
T8
DMARE
DMATE
ORIE
NEIE
FEIE
PEIE
Write:
Reset:
U
000000
= Unimplemented
U = Unaffected
Figure 9-11. SCI Control Register 3 (SCC3)
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PDF描述
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參數描述
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