參數(shù)資料
型號： MC908AP32CBE
廠商： Freescale Semiconductor
文件頁數(shù)： 117/324頁
文件大小： 0K
描述： IC MCU 32K FLASH 8MHZ 42DIP
標(biāo)準(zhǔn)包裝： 13
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： I²C，IRSCI，SCI，SPI
外圍設(shè)備： LED，LVD，POR，PWM
輸入/輸出數(shù)： 30
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： 閃存
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 42-SDIP（0.600"，15.24mm）
包裝： 管件
產(chǎn)品目錄頁面： 726 (CN2011-ZH PDF)
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I/O Registers
MC68HC908AP Family Data Sheet, Rev. 4
Freescale Semiconductor
203
12.9.4 IRSCI Status Register 1
SCI status register 1 contains flags to signal these conditions:
Transfer of IRSCDR data to transmit shift register complete
Transmission complete
Transfer of receive shift register data to IRSCDR complete
Receiver input idle
Receiver overrun
Noisy data
Framing error
Parity error
SCTE — SCI Transmitter Empty Bit
This clearable, read-only bit is set when the IRSCDR transfers a character to the transmit shift register.
SCTE can generate an SCI transmitter CPU interrupt request. When the SCTIE bit in IRSCC2 is set,
SCTE generates an SCI transmitter CPU interrupt request. In normal operation, clear the SCTE bit by
reading IRSCS1 with SCTE set and then writing to IRSCDR. Reset sets the SCTE bit.
1 = IRSCDR data transferred to transmit shift register
0 = IRSCDR data not transferred to transmit shift register
TC — Transmission Complete Bit
This read-only bit is set when the SCTE bit is set, and no data, preamble, or break character is being
transmitted. TC generates an SCI transmitter CPU interrupt request if the TCIE bit in IRSCC2 is also
set. TC is automatically cleared when data, preamble or break is queued and ready to be sent. There
may be up to 1.5 transmitter clocks of latency between queueing data, preamble, and break and the
transmission actually starting. Reset sets the TC bit.
1 = No transmission in progress
0 = Transmission in progress
SCRF — SCI Receiver Full Bit
This clearable, read-only bit is set when the data in the receive shift register transfers to the SCI data
register. SCRF can generate an SCI receiver CPU interrupt request. When the SCRIE bit in IRSCC2
is set, SCRF generates a CPU interrupt request. In normal operation, clear the SCRF bit by reading
IRSCS1 with SCRF set and then reading the IRSCDR. Reset clears SCRF.
1 = Received data available in IRSCDR
0 = Data not available in IRSCDR
IDLE — Receiver Idle Bit
This clearable, read-only bit is set when 10 or 11 consecutive logic 1s appear on the receiver input.
IDLE generates an SCI receiver CPU interrupt request if the ILIE bit in IRSCC2 is also set. Clear the
IDLE bit by reading IRSCS1 with IDLE set and then reading the IRSCDR. After the receiver is enabled,
Address:
$0043
Bit 7
654321
Bit 0
Read:
SCTE
TC
SCRF
IDLE
OR
NF
FE
PE
Write:
Reset:
11000000
= Unimplemented
Figure 12-15. IRSCI Status Register 1 (IRSCS1)
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PDF描述
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參數(shù)描述
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