參數(shù)資料
型號(hào)： MC68L11E9B2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PDIP56
封裝： 0.070 INCH PITCH, SDIP-56
文件頁(yè)數(shù)： 78/242頁(yè)
文件大小： 1672K
代理商： MC68L11E9B2
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MC68L11E9/E20 Expansion Bus Timing Characteristics
M68HC11E Family Data Sheet, Rev. 5.1
Freescale Semiconductor
169
10.16 MC68L11E9/E20 Expansion Bus Timing Characteristics
Num
Characteristic(1)
1. VDD = 3.0 Vdc to 5.5 Vdc, VSS = 0 Vdc, TA = TL to TH, all timing is shown with respect to 20% VDD and 70% VDD, unless
otherwise noted
Symbol
1.0 MHz
2.0 MHz
Unit
Min
Max
Min
Max
Frequency of operation (E-clock frequency)
fo
dc
1.0
dc
2.0
MHz
1Cycle time
tCYC
1000
—
500
—
ns
2
Pulse width, E low, PWEL = 1/2 tCYC–25 ns
PWEL
475
—
225
—
ns
3
Pulse width, E high, PWEH = 1/2 tCYC–30 ns
PWEH
470
—
220
—
ns
4a
E and AS rise time
tr
—
25
—
25
ns
4b
E and AS fall time
tf
—
25
—
25
ns
9
Address hold time(2) (2)a, tAH = 1/8 tCYC–30 ns
2. Input clocks with duty cycles other than 50% affect bus performance. Timing parameters affected by input clock duty cycle
are identified by (a) and (b). To recalculate the approximate bus timing values, substitute the following expressions in place
of 1/8 tCYCin the above formulas, where applicable:
(a) (1–dc)
× 1/4 tCYC
(b) dc
× 1/4 tCYC
Where:
dc is the decimal value of duty cycle percentage (high time).
tAH
95
—
33
—
ns
12
Non-multiplexed address valid time to E rise
tAV = PWEL –(tASD + 80 ns)
(2)a
tAV
275
—
88
—
ns
17
Read data setup time
tDSR
30
—
30
—
ns
18
Read data hold time , max = tMAD
tDHR
0150
0
88
ns
19
Write data delay time, tDDW = 1/8 tCYC+ 70 ns
(2)a
tDDW
—
195
—
133
ns
21
Write data hold time, tDHW = 1/8 tCYC–30 ns
(2)a
tDHW
95
—
33
—
ns
22
Multiplexed address valid time to E rise
tAVM = PWEL –(tASD + 90 ns)
(2)a
tAVM
268
—
78
—
ns
24
Multiplexed address valid time to AS fall
tASL = PWASH –70 ns
tASL
150
—
25
—
ns
25
Multiplexed address hold time, tAHL = 1/8 tCYC–30 ns
(2)b
tAHL
95
—
33
—
ns
26
Delay time, E to AS rise, tASD = 1/8 tCYC–5 ns
(2)a
tASD
120
—
58
—
ns
27
Pulse width, AS high, PWASH = 1/4 tCYC–30 ns
PWASH
220
—
95
—
ns
28
Delay time, AS to E rise, tASED = 1/8 tCYC–5 ns
(2)b
tASED
120
—
58
—
ns
29
MPU address access time(3)a
tACCA = tCYC–(PWEL–tAVM) –tDSR–tf
tACCA
735
—
298
—
ns
35
MPU access time, tACCE = PWEH –tDSR
tACCE
—
440
—
190
ns
36
Multiplexed address delay (Previous cycle MPU read)
tMAD = tASD + 30 ns
(2)a
tMAD
150
—
88
—
ns
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PDF描述
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