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參數(shù)資料
| 型號： | MC68HSC705J1ACDWR2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| 封裝： | SOIC-20 |
| 文件頁數(shù)： | 98/162頁 |
| 文件大小： | 1517K |
| 代理商： | MC68HSC705J1ACDWR2 |
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Technical Data
MC68HC705J1A — Rev. 3.0
40
Memory
MOTOROLA
Memory
SWAIT — Stop-to-Wait Conversion Bit
The SWAIT bit enables halt mode. When the SWAIT bit is set, the
CPU interprets the STOP instruction as a WAIT instruction, and the
MCU enters halt mode. Halt mode is the same as wait mode, except
that an oscillator stabilization delay of 1 to 4064 tcyc occurs after
exiting halt mode.
1 = Halt mode enabled
0 = Halt mode not enabled
SWPDI — Software Pulldown Inhibit Bit
The SWPDI bit inhibits software control of the I/O port pulldown
devices. The SWPDI bit overrides the pulldown inhibit bits in the port
pulldown inhibit registers.
1 = Software pulldown control inhibited
0 = Software pulldown control not inhibited
PIRQ — Port A External Interrupt Bit
The PIRQ bit enables the PA0–PA3 pins to function as external
interrupt pins.
1 = PA0–PA3 enabled as external interrupt pins
0 = PA0–PA3 not enabled as external interrupt pins
LEVEL —External Interrupt Sensitivity Bit
The LEVEL bit controls external interrupt triggering sensitivity.
1 = External interrupts triggered by active edges and active levels
0 = External interrupts triggered only by active edges
COPEN — COP Enable Bit
The COPEN bit enables the COP watchdog.
1 = COP watchdog enabled
0 = COP watchdog disabled
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68HRC705J1ADWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| MC68HSR705J1ACDWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| MC68HC705J1ADWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
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參數(shù)描述 |
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