參數(shù)資料
型號(hào)： MC68HRC705J1AS
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, UVPROM, 2.1 MHz, MICROCONTROLLER, CDIP20
封裝： WINDOWED, CERAMIC, DIP-20
文件頁數(shù)： 157/162頁
文件大小： 3213K
代理商： MC68HRC705J1AS
Technical Data
MC68HC705J1A — Rev. 4.0
Parallel Input/Output (I/O) Ports
Parallel Input/Output (I/O) Ports
Writing a logic 1 to a DDRB bit enables the output buffer for the
corresponding port B pin; a logic 0 disables the output buffer.
When bit DDRBx is a logic 1, reading address $0001 reads the PBx data
latch. When bit DDRBx is a logic 0, reading address $0001 reads the
voltage level on the pin. The data latch can always be written, regardless
of the state of its data direction bit. Table 6-2 summarizes the operation
of the port B pins.
6.4.3 Pulldown Register B
Pulldown register B (PDRB) inhibits the pulldown devices on port B pins
programmed as inputs.
NOTE:
If the SWPDI bit in the mask option register is programmed to logic 1,
reset initializes all port B pins as inputs with disabled pulldown devices.
PDIB[7:0] — Pulldown Inhibit B Bits
PDIB[7:0] disable the port B pulldown devices. Reset clears
PDIB[7:0].
1 = Corresponding port B pulldown device disabled
0 = Corresponding port B pulldown device not disabled
Table 6-2. Port B Pin Operation
Data Direction Bit
I/O Pin Mode
Accesses to Data Bit
Read
Write
0
Input, high-impedance
Pin
Latch(1)
1. Writing affects the data register, but does not affect input.
1
Output
Latch
Address:
$0011
Bit 7
6
54321
Bit 0
Read:
Write:
PDIB5
PDIB4
PDIB3
PDIB2
PDIB1
PDIB0
Reset:
000000
= Unimplemented
Figure 6-9. Pulldown Register B (PDRB)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述
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