參數(shù)資料
型號(hào)： MC68HLC908QY1DT
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 2 MHz, MICROCONTROLLER, PDSO16
封裝： TSSOP-16
文件頁(yè)數(shù)： 25/186頁(yè)
文件大?。?/td> 2583K
代理商： MC68HLC908QY1DT
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System Integration Module (SIM)
Data Sheet
MC68HLC908QY/QT Family — Rev. 2
120
System Integration Module (SIM)
MOTOROLA
Interrupts are latched, and arbitration is performed in the SIM at the start of
interrupt processing. The arbitration result is a constant that the CPU uses to
determine which vector to fetch. Once an interrupt is latched by the SIM, no other
interrupt can take precedence, regardless of priority, until the latched interrupt is
serviced (or the I bit is cleared).
At the beginning of an interrupt, the CPU saves the CPU register contents on the
stack and sets the interrupt mask (I bit) to prevent additional interrupts. At the end
of an interrupt, the RTI instruction recovers the CPU register contents from the
stack so that normal processing can resume. Figure 13-9 shows interrupt entry
timing. Figure 13-10 shows interrupt recovery timing.
Figure 13-9
. Interrupt Entry
Figure 13-10. Interrupt Recovery
13.6.1.1 Hardware Interrupts
A hardware interrupt does not stop the current instruction. Processing of a
hardware interrupt begins after completion of the current instruction. When the
current instruction is complete, the SIM checks all pending hardware interrupts. If
interrupts are not masked (I bit clear in the condition code register), and if the
corresponding interrupt enable bit is set, the SIM proceeds with interrupt
processing; otherwise, the next instruction is fetched and executed.
MODULE
DATA BUS
R/W
INTERRUPT
DUMMY
SP
SP – 1
SP – 2
SP – 3
SP – 4
VECT H
VECT L
START ADDR
ADDRESS BUS
DUMMY
PC – 1[7:0] PC – 1[15:8]
X
A
CCR
V DATA H
V DATA L
OPCODE
I BIT
MODULE
DATA BUS
R/W
INTERRUPT
SP – 4
SP – 3
SP – 2
SP – 1
SP
PC
PC + 1
ADDRESS BUS
CCR
A
X
PC – 1[7:0] PC – 1[15:8] OPCODE
OPERAND
I BIT
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PDF描述
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MC68HLC908QY4CDW 制造商:Rochester Electronics LLC 功能描述: 制造商:Freescale Semiconductor 功能描述:
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