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參數資料
| 型號： | MC68HC908QB4CPE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 32 MHz, MICROCONTROLLER, PDIP16 |
| 封裝： | LEAD FREE, PLASTIC, DIP-16 |
| 文件頁數： | 191/236頁 |
| 文件大小： | 2921K |
| 代理商： | MC68HC908QB4CPE |
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Configuration Register (CONFIG)
MC68HC908QB8 Data Sheet, Rev. 2
58
Freescale Semiconductor
IRQPUD — IRQ Pin Pullup Control Bit
1 = Internal pullup is disconnected
0 = Internal pullup is connected between IRQ pin and VDD
IRQEN — IRQ Pin Function Selection Bit
1 = Interrupt request function active in pin
0 = Interrupt request function inactive in pin
ESCIBDSRC — ESCI Baud Rate Clock Source Bit
ESCIBDSRC controls the clock source used for the ESCI. The setting of the bit affects the frequency
at which the ESCI operates.
1 = Internal data bus clock used as clock source for ESCI
0 = BUSCLKX4 used as clock source for ESCI
OSCENINSTOP— Oscillator Enable in Stop Mode Bit
OSCENINSTOP, when set, will allow the clock source to continue to generate clocks in stop mode.
This function can be used to keep the auto-wakeup running while the rest of the microcontroller stops.
When clear, the clock source is disabled when the microcontroller enters stop mode.
1 = Oscillator enabled to operate during stop mode
0 = Oscillator disabled during stop mode
RSTEN — RST Pin Function Selection
1 = Reset function active in pin
0 = Reset function inactive in pin
NOTE
The RSTEN bit is cleared by a power-on reset (POR) only. Other resets will
leave this bit unaffected.
COPRS (Out of Stop Mode) — COP Reset Period Selection Bit
1 = COP reset short cycle = 8176
× BUSCLKX4
0 = COP reset long cycle = 262,128
× BUSCLKX4
COPRS (In Stop Mode) — Auto Wakeup Period Selection Bit, depends on OSCSTOPEN in
CONFIG2 and external clock source
1 = Auto wakeup short cycle = 512
× (INTRCOSC or BUSCLKX4)
0 = Auto wakeup long cycle = 16,384
× (INTRCOSC or BUSCLKX4)
LVISTOP — LVI Enable in Stop Mode Bit
When the LVIPWRD bit is clear, setting the LVISTOP bit enables the LVI to operate during stop mode.
Reset clears LVISTOP.
1 = LVI enabled during stop mode
0 = LVI disabled during stop mode
Bit 7
6
5
4
3
2
1
Bit 0
Read:
COPRS
LVISTOP
LVIRSTD
LVIPWRD
LVITRIP
SSREC
STOP
COPD
Write:
Reset:
000
0
U
000
POR:
000
0
0000
U = Unaffected
Figure 5-2. Configuration Register 1 (CONFIG1)
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PDF描述 |
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