參數(shù)資料
型號： MC68HC908LV8CPBE
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP52
封裝： 10 X 10 MM, 1.40 MM THICKNESS, 0.65 MM PITCH, ROHS COMPLIANT, LQFP-52
文件頁數(shù)： 45/218頁
文件大?。?/td> 1468K
代理商： MC68HC908LV8CPBE
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Port B
MC68HC908LV8 Data Sheet, Rev. 2
Freescale Semiconductor
139
T1CH[1:0] — Timer 1 Channel I/O Bits
The T1CH1 and T1CH0 pins are the TIM1 input capture/output compare pins. The edge/level select
bits, ELSxB:ELSxA, determine whether the PTB2/T1CH0 and PTB3/T1CH1 pins are timer channel I/O
pins or general-purpose I/O pins. See Chapter 6 Timer Interface Module (TIM).
T2CH[1:0] — Timer 2 Channel I/O Bits
The T2CH1 and T2CH0 pins are the TIM1 input capture/output compare pins. The edge/level select
bits, ELSxB:ELSxA, determine whether the PTB4/T2CH0 and PTB5/T2CH1 pins are timer channel I/O
pins or general-purpose I/O pins. See Chapter 6 Timer Interface Module (TIM).
PPIECK — External Clock Source Input for PPI
The PPIECK pin is the external clock input to the PPI module. It is selected by setting the bits
PPI1CLKS[1:0] = 01 in the port B high current drive control register. See 7.6.1 PPI Clock Source Select
FP[2:1] — LCD Driver Frontplanes 2–1
FP[2:1] are pins used for the frontplane output of the LCD driver module. The enable bit, LCDE, in the
LCDCR register determine whether the PTB7/FP2–PTB6/FP1 pins are LCD frontplane driver pins or
10.3.2 Data Direction Register B (DDRB)
Data direction register B determines whether each port B pin is an input or an output. Writing a logic 1 to
a DDRB bit enables the output buffer for the corresponding port B pin; a logic 0 disables the output buffer.
DDRB[7:0] — Data Direction Register B Bits
These read/write bits control port B data direction. Reset clears DDRB[7:0], configuring all port B pins
as inputs.
1 = Corresponding port B pin configured as output
0 = Corresponding port B pin configured as input
NOTE
Avoid glitches on port B pins by writing to the port B data register before
changing data direction register B bits from 0 to 1. Figure 10-7 shows the
port B I/O logic.
Address:
$0005
Bit 7
6
54
32
1
Bit 0
Read:
DDRB7
DDRB6
DDRB5
DDRB4
DDRB3
DDRB2
DDRB1
DDRB0
Write:
Reset:
000
00
000
Figure 10-6. Data Direction Register B (DDRB)
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PDF描述
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參數(shù)描述
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