參數(shù)資料
型號： MC68HC908JW32
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Microcontrollers
中文描述： 微控制器
文件頁數(shù)： 212/226頁
文件大?。?/td> 1196K
代理商： MC68HC908JW32
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Electrical Specifications
MC68HC908JW32 Data Sheet, Rev. 5
212
Freescale Semiconductor
19.6 Control Timing
19.7 Internal RC Clock Timing
Pullup resistors
(8)
PTA0–PTA7 configured as KBI0–KBI7
RST, IRQ, PTD2, PTD3, PTD7
PTE2–PTE3 with USB disabled
PTE2/D+ with USB enabled (to REG33V)
(9)
PTE3/D– with USB enabled (to REG33V)
(10)
PTB0–PTB1, PTB5 with internal pullup enabled
R
PU1
R
PU2
R
PU3
R
PU4
(Idle)
R
PU4
(Tran)
R
PU5
21
21
4
900
1425
21
30
30
5
—
—
30
39
39
6
1575
3090
39
k
Ω
k
Ω
k
Ω
Ω
Ω
k
Ω
Low-voltage inhibit for external VDD, trip falling voltage
(kick-in)
V
TRIPF1
3.0
3.3
3.5
V
Low-voltage inhibit for external VDD, trip rising voltage
(recovery)
V
TRIPR1
3.07
3.4
3.6
V
1. V
DD
= 3.9 to 5.5 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, unless otherwise noted.
2. Typical values reflect average measurements at midpoint of voltage range, 25
°
C only.
3. When V
DD
drops below 3.9V, the VREF33 regulator output will not be guaranteed within 3.3V +/- 10%.
4. Run (operating) I
DD
measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than
100 pF on all outputs. C
L
= 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects run I
DD
.
5. Wait I
DD
measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less than 100 pF on
all outputs. C
L
= 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects wait I
DD
.
6. If minimum V
DD
is not reached before the internal POR reset is released,
RST
must be driven low externally until minimum
V
DD
is reached.
7. The internal 2.5V regulator has embedded a LVI_POR circuitry when the regulator voltage drops below V
LVI_POR_assert
voltage it triggers the CPU reset. The reset is released when the regulator voltage returns above V
LVI_POR_release
voltage.
8. R
PU1
and
R
PU2
are measured at
V
DD
= 5.0V
9. The resistor value is measured at V
DD
= 3.9 to 5.5 Vdc, V
SS
= 0 Vdc.
10. The resistor value is measured at V
DD
= 3.9 to 5.5 Vdc, V
SS
= 0 Vdc.
Table 19-5. Control Timing
Characteristic
(1)
1. V
SS
= 0 Vdc; timing shown with respect to 20% V
DD
and 70% V
DD
, unless otherwise noted.
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this
information.
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
Symbol
Min
Max
Unit
Internal operating frequency
(2)
f
OP
—
8
MHz
RST input pulse width low
(3)
t
IRL
750
—
ns
Table 19-6. Internal RC Clock Timing
Characteristic
(1)
1. V
SS
= 0 Vdc; timing shown with respect to 20% V
DD
and 70% V
DD
, unless otherwise noted.
Symbol
Min
TYP
Max
Unit
Internal RC Clock frequency
f
OP
74
88
105
kHz
Table 19-4. DC Electrical Characteristics (Continued)
Characteristic
(1)
Symbol
Min
Typ
(2)
Max
Unit
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PDF描述
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