參數(shù)資料
型號(hào)： MC68HC908GZ60
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： 8 bit Microcontroller Unit (MCU)(8位MCU)
中文描述： 8位微控制器（MCU）（8位微控制器）
文件頁(yè)數(shù)： 148/380頁(yè)
文件大小： 5679K
代理商： MC68HC908GZ60
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MSCAN08 Controller (MSCAN08)
Data Sheet
MC68HC908GZ60 MC68HC908GZ48 MC68HC908GZ32 — Rev. 1.0
148
MSCAN08 Controller (MSCAN08)
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MOTOROLA
12.4 Message Storage
MSCAN08 facilitates a sophisticated message storage system which addresses
the requirements of a broad range of network applications.
12.4.1 Background
Modern application layer software is built under two fundamental assumptions:
1.
Any CAN node is able to send out a stream of scheduled messages without
releasing the bus between two messages. Such nodes will arbitrate for the
bus right after sending the previous message and will only release the bus
in case of lost arbitration.
2.
The internal message queue within any CAN node is organized as such that
the highest priority message will be sent out first if more than one message
is ready to be sent.
Above behavior cannot be achieved with a single transmit buffer. That buffer must
be reloaded right after the previous message has been sent. This loading process
lasts a definite amount of time and has to be completed within the inter-frame
sequence (IFS) to be able to send an uninterrupted stream of messages. Even if
this is feasible for limited CAN bus speeds, it requires that the CPU reacts with
short latencies to the transmit interrupt.
A double buffer scheme would de-couple the re-loading of the transmit buffers from
the actual message being sent and as such reduces the reactiveness requirements
on the CPU. Problems may arise if the sending of a message would be finished just
while the CPU re-loads the second buffer. In that case, no buffer would then be
ready for transmission and the bus would be released.
At least three transmit buffers are required to meet the first of the above
requirements under all circumstances. The MSCAN08 has three transmit buffers.
The second requirement calls for some sort of internal prioritization which the
MSCAN08 implements with the “l(fā)ocal priority” concept described in
12.4.2 Receive
Structures
.
12.4.2 Receive Structures
The received messages are stored in a 2-stage input first in first out (FIFO). The
two message buffers are mapped using a "ping pong" arrangement into a single
memory area (see
Figure 12-3
). While the background receive buffer (RxBG) is
exclusively associated to the MSCAN08, the foreground receive buffer (RxFG) is
addressable by the central processor unit (CPU08). This scheme simplifies the
handler software, because only one address area is applicable for the receive
process.
F
Freescale Semiconductor, Inc.
n
.
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