參數(shù)資料
型號(hào)： MC68HC908AP64CFB
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44
封裝： PLASTIC, QFP-44
文件頁(yè)數(shù)： 213/324頁(yè)
文件大小： 3471K
代理商： MC68HC908AP64CFB
Low-Voltage Inhibit (LVI)
MC68HC908AP Family Data Sheet, Rev. 4
288
Freescale Semiconductor
an LVI reset occurs, the MCU remains in reset until VDD rises above VTRIPR1 and VREG rises above
VTRIPR2, which causes the MCU to exit reset. The output of the comparator controls the state of the
LVIOUT flag in the LVI status register (LVISR).
An LVI reset also drives the RST pin low to provide low-voltage protection to external peripheral devices.
Figure 20-2. LVI Module Block Diagram
20.3.1 Low VDD Detector
The low VDD detector circuit monitors the VDD voltage and forces a LVI reset when the VDD voltage falls
below the trip voltage, VTRIPF1. The VDD LVI circuit can be disabled by the setting the LVIPWRD bit in
CONFIG1 register.
20.3.2 Low VREG Detector
The low VREG detector circuit monitors the VREG voltage and forces a LVI reset when the VREG voltage
falls below the trip voltage, VTRIPF2. The VREG LVI circuit can be disabled by the setting the LVIREGD bit
in CONFIG1 register.
20.3.3 Polled LVI Operation
In applications that can operate at VDD levels below the VTRIPF1 level, software can monitor VDD by polling
the LVIOUT bit. In the CONFIG1 register, the LVIPWRD bit must be at logic 0 to enable the LVI module,
and the LVIRSTD bit must be at logic 1 to disable LVI resets.
LOW VDD
DETECTOR
LVIPWRD
STOP INSTRUCTION
LVI RESET
VDD > VTRIPR1 = 0
VDD ≤ VTRIPF1 = 1
FROM CONFIG1
VDD
FROM CONFIG1
TO LVISR
LVIOUT
LVISTOP
LVIRSTD
DETECTOR
LOW VREG
LVIREGD
STOP INSTRUCTION
VREG ≤ VTRIPF2 = 1
VREG > VTRIPR2 = 0
FROM CONFIG1
VREG
FROM CONFIG1
LVISTOP
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PDF描述
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