參數(shù)資料
型號： MC68HC901P
廠商： MOTOROLA INC
元件分類： 外設(shè)及接口
英文描述： Multi-Function Peripheral
中文描述： MULTIFUNCTION PERIPHERAL, PDIP48
封裝： PLASTIC, DIP-48
文件頁數(shù)： 58/73頁
文件大?。?/td> 274K
代理商： MC68HC901P
Electrical Characteristics
8-5
MC68HC901 USER’S MANUAL
MOTOROLA
8.7 AC ELECTRICAL CHARACTERISTICS
(V
CC
= 5.0 Vdc
±
5%; GND = 0 Vdc; T
A
Figures 8-3 through 8-12)
= 0 C to 70 C; unless otherwise noted, see
NUM
CHARACTERISTIC
MIN
MAX
UNIT
1
4
CS, DS Width High
50
—
ns
2
R/W, RS1-RS5 Valid to Falling CS Setup Time
0
—
ns
3
Data Valid Prior to Falling CLK Setup Time (Write Cycle Only)
0
—
ns
4
1
CS, IACK Valid to Falling CLK Setup Time
50
—
ns
5
CLK Low to DTACK Low
—
220
ns
6
CS or DS or IACK High to DTACK High
—
60
ns
7
CS or DS or IACK High to DTACK High Impedance
—
100
ns
8
DTACK Low to Data Invalid Hold Time (Write)
0
—
ns
9
CS or DS or IACK High to Data High Impedance (Read)
—
50
ns
10
CS or DS High to RS1-RS5, R/W Invalid Hold Time
0
—
ns
11
5
Data Valid from CS Low (Read)
—
310
ns
12
Data Valid to DTACK Low Setup Time (Read)
50
—
ns
13
DTACK Low to DS or CS or IACK High Hold Time
0
—
ns
14
IEI Low to Falling CLK Setup Time
50
—
ns
15
IEO Valid from CLK Low Delay Time
—
180
ns
16
Data Valid from CLK Low Delay Time
—
300
ns
17
IEO Invalid from IACK High Delay Time
—
150
ns
18
DTACK Low from CLK High Delay Time
—
180
ns
19
IEO Valid from IEI Low Delay Time
—
100
ns
20
Data Valid from IEI Low Delay Time
—
220
ns
21
CLK Cycle Time
250
1000
ns
22
CLK Width Low
110
—
ns
23
CLK Width High
110
—
ns
24
2,4
CS, IACK Inactive to Rising CLK Setup Time
100
—
ns
25
I/O Minimum Active Pulse Width
100
—
ns
26
3
IACK Width High
2
—
t
cyc
27
I/O Data Valid from Falling CLK (Write)
—
450
ns
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PDF描述
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參數(shù)描述
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