參數(shù)資料
型號(hào)： MC68HC711E9CFS2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, UVPROM, 2 MHz, MICROCONTROLLER, CQCC52
封裝： WINDOWED, CERAMIC, LCC-52
文件頁數(shù)： 72/242頁
文件大?。?/td> 1672K
代理商： MC68HC711E9CFS2
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MC68L11E9/E20 Peripheral Port Timing
M68HC11E Family Data Sheet, Rev. 5.1
Freescale Semiconductor
163
10.12 MC68L11E9/E20 Peripheral Port Timing
Figure 10-7. Port Read Timing Diagram
Characteristic(1) (2)
1. VDD = 3.0 Vdc to 5.5 Vdc, VSS = 0 Vdc, TA = TL to TH, all timing is shown with respect to 20% VDD and 70% VDD, unless
otherwise noted
2. Ports C and D timing is valid for active drive. (CWOM and DWOM bits are not set in PIOC and SPCR registers, respec-
tively.)
Symbol
1.0 MHz
2.0 MHz
Unit
Min
Max
Min
Max
Frequency of operation
E-clock frequency
fo
dc
1.0
dc
2.0
MHz
E-clock period
tCYC
1000
—
500
—
ns
Peripheral data setup time
MCU read of ports A, C, D, and E
tPDSU
100
—
100
—
ns
Peripheral data hold time
MCU read of ports A, C, D, and E
tPDH
50
—
50
—
ns
Delay time, peripheral data write
tPWD = 1/4 tCYC+ 150 ns
MCU writes to port A
MCU writes to ports B, C, and D
tPWD
—
250
400
—
250
275
ns
Port C input data setup time
tIS
60
—
60
—
ns
Port C input data hold time
tIH
100
—
100
—
ns
Delay time, E fall to STRB
tDEB = 1/4 tCYC+ 150 ns
tDEB
—
400
—
275
ns
Setup time, STRA asserted to E fall(3)
3. If this setup time is met, STRB acknowledges in the next cycle. If it is not met, the response may be delayed one more cycle.
tAES
0—0—
ns
Delay time, STRA asserted to port C data output valid
tPCD
—
100
—
100
ns
Hold time, STRA negated to port C data
tPCH
10
—
10
—
ns
3-state hold time
tPCZ
—
150
—
150
ns
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PDF描述
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MC68HC711E9MFN2 制造商: 功能描述: 制造商:undefined 功能描述:
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