參數(shù)資料
型號(hào)： MC68HC711E9CFN2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, OTPROM, 2 MHz, MICROCONTROLLER, PQCC52
封裝： PLASTIC, LCC-52
文件頁(yè)數(shù)： 157/242頁(yè)
文件大?。?/td> 1672K
代理商： MC68HC711E9CFN2
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General Description
M68HC11E Family Data Sheet, Rev. 5.1
24
Freescale Semiconductor
NOTE
IRQ must be configured for level-sensitive operation if there is more than
one source of IRQ interrupt.
There should be a single pullup resistor near the MCU interrupt input pin (typically 4.7 k
). There must
also be an interlock mechanism at each interrupt source so that the source holds the interrupt line low
until the MCU recognizes and acknowledges the interrupt request. If one or more interrupt sources are
still pending after the MCU services a request, the interrupt line will still be held low and the MCU will be
interrupted again as soon as the interrupt mask bit in the MCU is cleared (normally upon return from an
VPPE is the input for the 12-volt nominal programming voltage required for EPROM/OTPROM
programming. On devices without EPROM/OTPROM, this pin is only an XIRQ input.
CAUTION
During EPROM programming of the MC68HC711E9 device, the VPPE pin
circuitry may latch-up and be damaged if the input current is not limited to
10 mA. For more information please refer to MC68HC711E9 8-Bit
Microcontroller Unit Mask Set Errata 3 (Freescale document order number
68HC711E9MSE3.
1.4.7 MODA and MODB (MODA/LIR and MODB/VSTBY)
During reset, MODA and MODB select one of the four operating modes:
Single-chip mode
Expanded mode
Test mode
Bootstrap mode
After the operating mode has been selected, the load instruction register (LIR) pin provides an open-drain
output to indicate that execution of an instruction has begun. A series of E-clock cycles occurs during
execution of each instruction. The LIR signal goes low during the first E-clock cycle of each instruction
(opcode fetch). This output is provided for assistance in program debugging.
The VSTBY pin is used to input random-access memory (RAM) standby power. When the voltage on this
pin is more than one MOS threshold (about 0.7 volts) above the VDD voltage, the internal RAM and part
of the reset logic are powered from this signal rather than the VDD input. This allows RAM contents to be
retained without VDD power applied to the MCU. Reset must be driven low before VDD is removed and
must remain low until VDD has been restored to a valid level.
1.4.8 VRL and VRH
These two inputs provide the reference voltages for the analog-to-digital (A/D) converter circuitry:
VRL is the low reference, typically 0 Vdc.
VRH is the high reference.
For proper A/D converter operation:
VRH should be at least 3 Vdc greater than VRL.
VRL and VRH should be between VSS and VDD.
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PDF描述
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參數(shù)描述
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