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參數(shù)資料
| 型號： | MC68HC705J1ADWR2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| 封裝： | SOIC-20 |
| 文件頁數(shù)： | 131/162頁 |
| 文件大小： | 1517K |
| 代理商： | MC68HC705J1ADWR2 |
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Technical Data
MC68HC705J1A — Rev. 3.0
70
Resets and Interrupts
MOTOROLA
Resets and Interrupts
4.3.2 External Reset
A logic 0 applied to the RESET pin for 1 1/2 tcyc generates an external
reset. A Schmitt trigger senses the logic level at the RESET pin.
Figure 4-3. External Reset Timing
4.3.3 COP Watchdog Reset
A timeout of the COP watchdog generates a COP reset. The COP
watchdog is part of a software error detection system and must be
cleared periodically to start a new timeout period. To clear the COP
watchdog and prevent a COP reset, write a logic 0 to bit 0 (COPC) of the
COP register at location $07F0.
4.3.4 Illegal Address Reset
An opcode fetch from an address not in random-access memory (RAM)
or erasable, programmable read-only memory (EPROM) generates a
reset.
Table 4-1. External Reset Timing
Characteristic
Symbol
Min
Max
Unit
RESET pulse width
tRL
1.5
—
tcyc
INTERNAL
CLOCK
INTERNAL
ADDRESS BUS
Notes:
INTERNAL
DATA BUS
$07FE
$07FF
NEW PC
1. Internal clock, internal address bus, and internal data bus are not available externally.
2. The next rising edge of the internal clock after the rising edge of RESET initiates the reset sequence.
NEW
PCH
t
RL
NEW PC
NEW
PCL
DUMMY
OP
CODE
RESET
相關(guān)PDF資料 |
PDF描述 |
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