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參數(shù)資料
| 型號： | MC68HC705F32 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | a member of the M68HC05 family of HCMOS |
| 中文描述： | 一對HCMOS M68HC05系列家庭成員 |
| 文件頁數(shù)： | 12/198頁 |
| 文件大?。?/td> | 2835K |
| 代理商： | MC68HC705F32 |
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MOTOROLA
iv
MC68HC05F32
TABLE OF CONTENTS
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Paragraph
Number
Page
Number
TITLE
9
A/D CONVERTER
9.1
9.2
9.2.1
9.2.2
9.3
9.4
9.5
A/D converter operation............................................................................................9–1
A/D registers.............................................................................................................9–3
A/D status/control register (ADSCR) ..................................................................9–3
A/D result data register (ADDATA)......................................................................9–5
A/D converter during WAIT mode.............................................................................9–5
A/D converter during STOP mode............................................................................9–5
A/D analog input.......................................................................................................9–5
10
SERIAL PERIPHERAL INTERFACE
10.1
10.2
10.2.1
10.2.2
10.2.3
10.2.4
10.3
10.4
10.4.1
10.4.2
10.4.3
10.5
10.6
Overview and features............................................................................................10–1
SPI signal descriptions...........................................................................................10–2
Master in slave out (MISO)...............................................................................10–2
Master out slave in (MOSI)...............................................................................10–2
Serial clock (SCK).............................................................................................10–2
Slave select (SS) ..............................................................................................10–4
Functional description ............................................................................................10–4
SPI registers...........................................................................................................10–6
Control register (SPCR)....................................................................................10–6
Status register (SPSR) .....................................................................................10–8
SPI data I/O register (SPDAT) ..........................................................................10–9
SPI during WAIT mode...........................................................................................10–9
SPI during STOP mode..........................................................................................10–9
11
SERIAL COMMUNICATIONS INTERFACE
11.1
11.2
11.3
11.4
11.5
11.6
11.7
11.7.1
11.7.2
11.8
11.9
11.10 Transmit data out (TDO).........................................................................................11–8
11.11 SCI registers...........................................................................................................11–9
11.11.1
Serial communications data register (SCDAT)..................................................11–9
SCI two-wire system features.................................................................................11–1
SCI receiver features..............................................................................................11–3
SCI transmitter features..........................................................................................11–3
External connections..............................................................................................11–3
Functional description ............................................................................................11–4
Data format.............................................................................................................11–5
Receiver wake-up operation...................................................................................11–5
Idle line wake-up...............................................................................................11–6
Address mark wake-up.....................................................................................11–6
Receive data in (RDI).............................................................................................11–6
Start bit detection ...................................................................................................11–7
05F32Book Page iv Tuesday, June 8, 1999 7:55 am
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F
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