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參數(shù)資料
| 型號(hào)： | MC68HC705BS8FB |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 2.2 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | PLASTIC, QFP-44 |
| 文件頁數(shù)： | 111/128頁 |
| 文件大小： | 9691K |
| 代理商： | MC68HC705BS8FB |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁當(dāng)前第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁
MC68HC05BS8
SYNC SIGNAL PROCESSOR
9
9.9
Sampling Pulse Output
The circuit is responsible for generating the SAM signal for the Video Chip set. The SAM signal is
a sampling signal, which outputs a positive pulse at the Vsync pulse, and outputs another positive
pulse when the value of the Sampling Pulse register matches the horizontal line counter. The
pulse width is equal to one horizontal line period.
9.10
SSP Registers
There are six registers associated with the Sync Signal Processor, these are described below.
9.10.1
Sync Signal Control and Status Register (SSCSR)
VPOL - Vertical Sync Input Polarity
1 (set)
–
VSYNC input is positive polarity.
0 (clear) –
VSYNC input is negative polarity.
Vertical Sync Input Polarity ag indicates the polarity of the incoming signal at the VSYNC input.
HPOL - Horizontal Sync Input Polarity
1 (set)
–
HSYNC input is positive polarity.
0 (clear) –
HSYNC input is negative polarity.
Horizontal Sync Input Polarity ag indicates the polarity of the incoming signal at the HSYNC
input.
VDET - Vertical Sync Signal Detect
1 (set)
–
An active vertical sync is detected at VSYNC input.
0 (clear) –
No vertical sync signal at VSYNC input; use internal generated
Vsync for VTTL.
This bit is set when an active vertical sync signal is detected on the VSYNC pin. If cleared, it
indicates there is no active signal, and the VTTL will output the internally generated Vsync signal.
An active vertical sync signal is dened as:
VDET = (VSYNC pulse width < 1024tCYC) (15.36x10
3t
CYC < VSYNC period < 48.128x10
3t
CYC)
Address
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
State
on reset
$000A
VPOL
HPOL
VDET
HDET
SOUT
INSRT
SIN1
SIN0
0000 0000
TPG
81
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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