參數(shù)資料
型號： MC68HC11E20VFN2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQCC52
封裝： PLASTIC, LCC-52
文件頁數(shù)： 77/242頁
文件大?。?/td> 1672K
代理商： MC68HC11E20VFN2
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Electrical Characteristics
M68HC11E Family Data Sheet, Rev. 5.1
168
Freescale Semiconductor
10.15 Expansion Bus Timing Characteristics
Num
Characteristic(1)
1. VDD = 5.0 Vdc ±10%, VSS = 0 Vdc, TA = TL to TH, all timing is shown with respect to 20% VDD and 70% VDD, unless oth-
erwise noted
Symbol
1.0 MHz
2.0 MHz
3.0 MHz
Unit
Min
Max
Min
Max
Min
Max
Frequency of operation (E-clock frequency)
fo
dc
1.0
dc
2.0
dc
3.0
MHz
1
Cycle time
tCYC
1000
—
500
—
333
—
ns
2
Pulse width, E low(2), PWEL = 1/2 tCYC–23 ns
2. Formula only for dc to 2 MHz
PWEL
477
—
227
—
146
—
ns
3
Pulse width, E high(2), PWEH = 1/2 tCYC–28 ns
PWEH
472
—
222
—
141
—
ns
4a
E and AS rise time
tr
—20
—
20
—
20
ns
4b
E and AS fall time
tf
—20
—
20
—
15
ns
9
Address hold time(2) (3)a, tAH = 1/8 tCYC–29.5 ns
3. Input clocks with duty cycles other than 50% affect bus performance. Timing parameters affected by input clock duty cycle
are identified by (a) and (b). To recalculate the approximate bus timing values, substitute the following expressions in place
of 1/8 tCYCin the above formulas, where applicable:
(a) (1–dc)
× 1/4 tCYC
(b) dc
× 1/4 tCYC
Where:
dc is the decimal value of duty cycle percentage (high time)
tAH
95.5
—
33
—
26
—
ns
12
Non-multiplexed address valid time to E rise
tAV = PWEL –(tASD + 80 ns)
(2) (3)a
tAV
281.5
—
94
—
54
—
ns
17
Read data setup time
tDSR
30
—
30
—
30
—
ns
18
Read data hold time, max = tMAD
tDHR
0
145.5
0
83
0
51
ns
19
Write data delay time, tDDW = 1/8 tCYC+ 65.5 ns
(2) (3)a
tDDW
—
190.5
—
128
71
ns
21
Write data hold time, tDHW = 1/8 tCYC–29.5 ns
(2) (3)a
tDHW
95.5
—
33
—
26
—
ns
22
Multiplexed address valid time to E rise
tAVM = PWEL –(tASD + 90 ns)
(2) (3)a
tAVM
271.5
—
84
—
54
—
ns
24
Multiplexed address valid time to AS fall
tASL = PWASH –70 ns
(2)
tASL
151
—
26
—
13
—
ns
25
Multiplexed address hold time
tAHL = 1/8 tCYC–29.5 ns
(2) (3)b
tAHL
95.5
—
33
—
31
—
ns
26
Delay time, E to AS rise, tASD = 1/8 tCYC–9.5 ns
(2) (3)a
tASD
115.5
—
53
—
31
—
ns
27
Pulse width, AS high, PWASH = 1/4 tCYC–29 ns
(2)
PWASH
221
—
96
—
63
—
ns
28
Delay time, AS to E rise, tASED = 1/8 tCYC–9.5 ns
(2) (3)b
tASED
115.5
—
53
—
31
—
ns
29
MPU address access time(3)a
tACCA = tCYC–(PWEL–tAVM) –tDSR–tf
tACCA
744.5
—
307
—
196
—
ns
35
MPU access time, tACCE = PWEH –tDSR
tACCE
—
442
—
192
111
ns
36
Multiplexed address delay (Previous cycle MPU read)
tMAD = tASD + 30 ns
(2) (3)a
tMAD
145.5
—
83
—
51
—
ns
相關PDF資料
PDF描述
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