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參數(shù)資料
| 型號(hào)： | MC68HC08JL8MFA |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP32 |
| 封裝： | PLASTIC, LQFP-32 |
| 文件頁數(shù)： | 102/212頁 |
| 文件大小： | 1525K |
| 代理商： | MC68HC08JL8MFA |
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Electrical Specifications
MC68HC908JL8/JK8 MC68HC08JL8/JK8 MC68HC908KL8 Data Sheet, Rev. 3.1
190
Freescale Semiconductor
17.9 3V Control Timing
Figure 17-3. RST and IRQ Timing
Capacitance
Ports (as input or output)
COUT
CIN
—
12
8
pF
POR rearm voltage(6)
VPOR
0—
100
mV
POR rise time ramp rate(7)
RPOR
0.035
—
V/ms
Monitor mode entry voltage
VTST
1.5
× V
DD
—8.5
V
Pullup resistors(8)
PTD6, PTD7
RST, IRQ, PTA0–PTA7
RPU1
RPU2
1.8
16
3.3
26
4.8
36
k
k
Low-voltage inhibit, trip voltage
(No hysteresis implemented for 3V LVI)
VLVI3
2.18
2.49
2.68
V
1. VDD = 2.7 to 3.3 Vdc, VSS = 0 Vdc, TA = TL to TH
2. Typical values reflect average measurements at midpoint of voltage range, 25
°C only.
3. Run (operating) IDD measured using external square wave clock source (fOP = 4MHz). All inputs 0.2V from rail. No dc loads.
Less than 100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects
run IDD. Measured with all modules enabled.
4. Wait IDD measured using external square wave clock source (fOP = 4MHz). All inputs 0.2V from rail. No dc loads. Less than
100 pF on all outputs. CL = 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects wait IDD.
5. Stop IDD measured with OSC1 grounded; no port pins sourcing current. LVI is disabled.
6. Maximum is highest voltage that POR is guaranteed.
7. If minimum VDD is not reached before the internal POR reset is released, RST must be driven low externally until minimum
VDD is reached.
8. RPU1 and RPU2 are measured at VDD = 5.0V.
Table 17-8. Control Timing (3V)
Characteristic(1)
1. VDD = 2.7 to 3.3 Vdc, VSS = 0 Vdc, TA = TL to TH; timing shown with respect to 20% VDD and 70% VDD, unless otherwise
noted.
Symbol
Min
Max
Unit
Internal operating frequency
fOP
—4
MHz
RST input pulse width low(2)
2. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
tRL
1.5
—
s
TIM2 external clock input
fT2CLK
—2
MHz
IRQ interrupt pulse width low (edge-triggered)(3)
3. Values are based on characterization results, not tested in production.
tILIH
200
—
ns
IRQ interrupt pulse period(3)
tILIL
Note(4)
4. The minimum period is the number of cycles it takes to execute the interrupt service routine plus 1 tCYC.
—tCYC
Table 17-7. DC Electrical Characteristics (3V)
Characteristic(1)
Symbol
Min
Typ(2)
Max
Unit
RST
IRQ
tRL
tILIH
tILIL
相關(guān)PDF資料 |
PDF描述 |
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