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參數(shù)資料
| 型號(hào)： | MC68HC08GZ32MFUE |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 14 X 14 MM, LEAD FREE, PLASTIC, QFP-64 |
| 文件頁數(shù)： | 44/320頁 |
| 文件大?。?/td> | 4400K |
| 代理商： | MC68HC08GZ32MFUE |
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MSCAN08 Controller (MSCAN08)
MC68HC08GZ32 Data Sheet, Rev. 3
138
Freescale Semiconductor
TSEG22–TSEG10 — Time Segment
Time segments within the bit time fix the number of clock cycles per bit time and the location of the
sample point. Time segment 1 (TSEG1) and time segment 2 (TSEG2) are programmable as shown in
The bit time is determined by the oscillator frequency, the baud rate prescaler, and the number of time
NOTE
The CBTR1 register can only be written if the SFTRES bit in the MSCAN08
module control register is set.
12.13.5 MSCAN08 Receiver Flag Register (CRFLG)
All bits of this register are read and clear only. A flag can be cleared by writing a 1 to the corresponding
bit position. A flag can be cleared only when the condition which caused the setting is valid no more.
Writing a 0 has no effect on the flag setting. Every flag has an associated interrupt enable flag in the
CRIER register. A hard or soft reset will clear the register.
WUPIF — Wakeup Interrupt Flag
If the MSCAN08 detects bus activity while in sleep mode, it sets the WUPIF flag. If not masked, a
wakeup interrupt is pending while this flag is set.
1 = MSCAN08 has detected activity on the bus and requested wakeup.
0 = No wakeup interrupt has occurred.
1. In this case PHASE_SEG1 must be at least 2 time quanta.
Table 12-8. Time Segment Values
TSEG13
TSEG12
TSEG11
TSEG10
Time
Segment 1
TSEG22
TSEG21
TSEG20
Time
Segment 2
0000
1 Tq Cycle
(1)
1. This setting is not valid. Please refer to Table 12-4 for valid settings.
000
1 Tq Cycle
(1)
0001
2 Tq Cycles
(1)
001
2 Tq Cycles
0010
3Tq Cycles
(1)
...
.
0011
4 Tq Cycles
...
.
....
.
1
8Tq Cycles
....
.
1111
16 Tq Cycles
Address:
$0504
Bit 7
654321
Bit 0
Read:
WUPIF
RWRNIF
TWRNIF
RERRIF
TERRIF
BOFFIF
OVRIF
RXF
Write:
Reset:
00000000
Figure 12-20. Receiver Flag Register (CRFLG)
Bit time =
Pres value
fMSCANCLK
number of time quanta
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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