MC68HC08AS20
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Rev. 4.1
Advance Information
Freescale Semiconductor
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Figure
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Port C I/O Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .188
Port D Data Register (PTD) . . . . . . . . . . . . . . . . . . . . . . . .189
Data Direction Register D (DDRD). . . . . . . . . . . . . . . . . . .190
Port D I/O Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191
Port E Data Register (PTE) . . . . . . . . . . . . . . . . . . . . . . . .192
Data Direction Register E (DDRE) . . . . . . . . . . . . . . . . . . .194
Port E I/O Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .195
Data Direction Register F (DDRF) . . . . . . . . . . . . . . . . . . .196
Data Direction Register F (DDRF) . . . . . . . . . . . . . . . . . . .197
Port F I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .197
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TIM Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . .208
TIM Status and Control Register (TSC) . . . . . . . . . . . . . . .217
TIM Counter Registers (TCNTH and TCNTL) . . . . . . . . . .219
TIM Counter Modulo Registers (TMODH and TMODL) . . .220
TIM Channel Status and Control Registers (TSC0–TSC5) 221
CHxMAX Latency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226
TIM Channel Registers (TCH0H/L–TCH3H/L) . . . . . . . . . .227
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SCI Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .235
SCI Data Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .237
SCI Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .239
SCI Receiver Block Diagram . . . . . . . . . . . . . . . . . . . . . . .244
Receiver Data Sampling. . . . . . . . . . . . . . . . . . . . . . . . . . .247
SCI Control Register 1 (SCC1) . . . . . . . . . . . . . . . . . . . . .255
SCI Control Register 2 (SCC2) . . . . . . . . . . . . . . . . . . . . .258
SCI Control Register 3 (SCC3) . . . . . . . . . . . . . . . . . . . . .261
SCI Status Register 1 (SCS1) . . . . . . . . . . . . . . . . . . . . . .262
Flag Clearing Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . .265
SCI Status Register 2 (SCS2) . . . . . . . . . . . . . . . . . . . . . .266
SCI Data Register (SCDR). . . . . . . . . . . . . . . . . . . . . . . . .267
SCI BAUD Rate Register (SCBR) . . . . . . . . . . . . . . . . . . .268
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SPI Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .275
Full-Duplex Master-Slave Connections . . . . . . . . . . . . . . .276
Transmission Format (CPHA = 0) . . . . . . . . . . . . . . . . . . .279
CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .280
Transmission Format (CPHA = 1) . . . . . . . . . . . . . . . . . . .281
Transmission Start Delay (Master). . . . . . . . . . . . . . . . . . .283
Missed Read of Overflow Condition. . . . . . . . . . . . . . . . . .285