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參數(shù)資料
| 型號： | MC68336GVFT20B1 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 100/434頁 |
| 文件大?。?/td> | 6093K |
| 代理商： | MC68336GVFT20B1 |
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MC68336/376
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE
MOTOROLA
USER’S MANUAL
8-7
In the low-power stop mode, QADCMCR, the interrupt register (QADCINT), and the
test register (QADCTEST) are not reset and fully accessible. The data direction regis-
ter (DDRQA) and port data registers (PORTQA and PORTQB) are not reset and are
read-only accessible. Control register 0 (QACR0), control register 1 (QACR1), control
register 2 (QACR2), and status register (QASR) are reset and are read-only accessi-
ble. The CCW table and result table are not reset and not accessible. In addition, the
QADC clock (QCLK) and the periodic/interval timer are held in reset during low-power
stop mode.
If the STOP bit is clear, low-power stop mode is disabled. Refer to D.5.1 QADC Mod-
ule Configuration Register for more information.
8.6.2 Freeze Mode
The QADC enters freeze mode when background debug mode is enabled and a
breakpoint is processed. This is indicated by assertion of the FREEZE line on the IMB.
The FRZ bit in QADCMCR determines whether or not the QADC responds to an IMB
FREEZE assertion. Freeze mode is useful when debugging an application.
When the IMB FREEZE line is asserted and the FRZ bit is set, the QADC finishes any
conversion in progress and then freezes. Depending on when the FREEZE is assert-
ed, there are three possible queue freeze scenarios:
When a queue is not executing, the QADC freezes immediately.
When a queue is executing, the QADC completes the current conversion and
then freezes.
If during the execution of the current conversion, the queue operating mode for
the active queue is changed, or a queue 2 abort occurs, the QADC freezes
immediately.
When the QADC enters the freeze mode while a queue is active, the current CCW
location of the queue pointer is saved.
In freeze mode, the analog logic is held in reset and is not clocked. Although QCLK is
unaffected, the periodic/interval timer is held in reset. External trigger events that oc-
cur during freeze mode are not recorded. The CPU32 may continue to access all
QADC registers, the CCW table, and the result table. Although the QADC saves a
pointer to the next CCW in the current queue, software can force the QADC to execute
a different CCW by writing new queue operating modes before normal operation
resumes. The QADC looks at the queue operating modes, the current queue pointer,
and any pending trigger events to decide which CCW to execute.
If the FRZ bit is clear, assertion of the IMB FREEZE line is ignored. Refer to D.5.1
QADC Module Configuration Register for more information.
8.6.3 Supervisor/Unrestricted Address Space
The QADC memory map is divided into two segments: supervisor-only data space and
assignable data space. Access to supervisor-only data space is permitted only when
the CPU32 is operating in supervisor mode. Assignable data space can have either
restricted to supervisor-only data space access or unrestricted supervisor and user
336376UMBook Page 7 Friday, November 15, 1996 2:09 PM
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