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參數(shù)資料
| 型號(hào)： | MC68336GMFT20B1 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 193/440頁 |
| 文件大?。?/td> | 5622K |
| 代理商： | MC68336GMFT20B1 |
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MC68336/376
CAN 2.0B CONTROLLER MODULE (TouCAN)
MOTOROLA
USER’S MANUAL
Rev. 15 Oct 2000
13-10
TouCAN transitions from error passive to error active
Following reset, both counters reset to zero
Detect values for error passive, bus off and error active transitions
Cascade usage of TX error counter with an additional internal counter to detect
the 128 occurrences of 11 consecutive recessive bits necessary to transition from
bus off into error active.
Both counters are read only (except in test/freeze/halt modes).
The TouCAN responds to any bus state as described in the CAN protocol, transmitting
an error active or error passive flag, delaying its transmission start time (error passive)
and avoiding any influence on the bus when in the bus off state. The following are the
basic rules for TouCAN bus state transitions:
If the value of the TX error counter or RX error counter increments to a value
greater than or equal to 128, the fault confinement state (FCS[1:0]) field in the
error status register is updated to reflect an error passive state.
If the TouCAN is in an error passive state, and either the TX error counter or RX
error counter decrements to a value less than or equal to 127, while the other er-
ror counter already satisfies this condition, the FCS[1:0] field in the error status
register is updated to reflect an error active state.
If the value of the TX error counter increases to a value greater than 255, the
FCS[1:0] field in the error status register is updated to reflect a bus off state, and
an interrupt may be issued. The value of the TX error counter is reset to zero.
If the TouCAN is in the bus off state, the TX error counter and an additional inter-
nal counter are cascaded to count 128 occurrences of 11 consecutive recessive
bits on the bus. To do this, the TX error counter is first reset to zero, then the in-
ternal counter begins counting consecutive recessive bits. Each time the internal
counter counts 11 consecutive recessive bits, the TX error counter is incremented
by one and the internal counter is reset to zero. When the TX error counter reach-
es the value of 128, the FCS[1:0] field in the error status register is updated to be
error active, and both error counters are reset to zero. Any time a dominant bit is
detected following a stream of less than 11 consecutive recessive bits, the inter-
nal counter resets itself to zero, but does not affect the TX error counter value.
If only one node is operating in a system, the TX error counter will increment with
each message it attempts to transmit, due to the resulting acknowledgment er-
rors. However, acknowledgment errors will never cause the TouCAN to transition
from the error passive state to the bus off state.
If the RX error counter increments to a value greater than 127, it will stop incre-
menting, even if more errors are detected while being a receiver. After the next
successful message reception, the counter is reset to a value between 119 and
127, to enable a return to the error active state.
13.4.5 Time Stamp
The value of the free-running 16-bit timer is sampled at the beginning of the identifier
field on the CAN bus. For a message being received, the time stamp will be stored in
the time stamp entry of the receive message buffer at the time the message is written
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