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參數(shù)資料
| 型號： | MC3S12Q96MFU8 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | QFP-80 |
| 文件頁數(shù)： | 222/644頁 |
| 文件大?。?/td> | 3248K |
| 代理商： | MC3S12Q96MFU8 |
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Chapter 10 Freescale’s Scalable Controller Area Network (S12MSCANV2)
Freescale Semiconductor
MC9S12Q128
299
Rev 1.10
The bit time is determined by the oscillator frequency, the baud rate prescaler, and the number of time
quanta (Tq) clock cycles per bit (as shown in Table 10-7 and Table 10-8).
Eqn. 10-1
10.3.2.5
MSCAN Receiver Flag Register (CANRFLG)
A ag can be cleared only by software (writing a 1 to the corresponding bit position) when the condition
which caused the setting is no longer valid. Every ag has an associated interrupt enable bit in the
CANRIER register.
NOTE
The CANRFLG register is held in the reset state1 when the initialization
mode is active (INITRQ = 1 and INITAK = 1). This register is writable again
as soon as the initialization mode is exited (INITRQ = 0 and INITAK = 0).
Read: Anytime
Write: Anytime when out of initialization mode, except RSTAT[1:0] and TSTAT[1:0] ags which are read-
only; write of 1 clears ag; write of 0 is ignored.
Table 10-8. Time Segment 1 Values
TSEG13
TSEG12
TSEG11
TSEG10
Time segment 1
0
1 Tq clock cycle(1)
1. This setting is not valid. Please refer to Table 10-34 for valid settings.
0
1
2 Tq clock cycles1
0
1
0
3 Tq clock cycles1
0
1
4 Tq clock cycles
::::
:
1
0
15 Tq clock cycles
1
16 Tq clock cycles
Module Base + 0x0004
76543210
R
WUPIF
CSCIF
RSTAT1
RSTAT0
TSTAT1
TSTAT0
OVRIF
RXF
W
Reset:
00000000
= Unimplemented
Figure 10-8. MSCAN Receiver Flag Register (CANRFLG)
1. The RSTAT[1:0], TSTAT[1:0] bits are not affected by initialization mode.
Bit Time
Prescaler value
()
f
CANCLK
------------------------------------------------------
1
TimeSegment1
TimeSegment2
++
()
=
發(fā)布緊急采購，3分鐘左右您將得到回復。