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參數(shù)資料
| 型號(hào)： | MB91F644APMC |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | RISC MICROCONTROLLER, PQFP176 |
| 封裝： | 24 X 24 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-176 |
| 文件頁數(shù)： | 6/132頁 |
| 文件大?。?/td> | 3676K |
| 代理商： | MB91F644APMC |
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MB91640A Series
DS07-16910-1E
103
(Continued)
Note: DIVB : Base clock division configuration bit
ODS : PLL macro oscillation clock division rate select bit
PDS : PLL input clock division select bit
PMS : PLL clock multiple rate select bit
(2) Sub Clock (SBCLK) Input Standard
(VCC
= AVCC = 2.7 V to 3.6 V, VSS = AVSS = 0 V, Ta = 40 °C to + 85 °C)
(3) Conditions of PLL
(VCC
= AVCC = 2.7 V to 3.6 V, VSS = AVSS = 0 V, Ta = 40 °C to + 85 °C)
Parameter
Symbol
Pin
name
Conditions
Value
Unit
Remarks
Min
Typ
Max
Input frequency
FCL
X0A,
X1A
32.768
kHz
When crystal oscillator
is connected
32.768
kHz
When using external
clock
Input clock cycle
tCYLL
30.518
μs
When using external
clock
Input clock pulse
width
PWH/tCYLL
PWL/tCYLL
45
55
%
When using external
clock
Input clock
rise time and fall time
tCF
tCR
200
ns
When using external
clock
Parameter
Symbol Conditions
Value
Unit
Remarks
Min
Typ
Max
PLL oscillation stabilization
wait time (LOCK UP time)
tLOCK
600
μs
Time from when the PLL
starts operating until the
oscillation stabilizes
PLL input clock frequency
fPLLI
4
24
MHz
PLL multiple rate
4
30
multiplied
by
ODS
× PMS
PLL macro oscillation clock
frequency
fPLLO
80
120
MHz
X0
X0A
0.8 × VCC
0.2 × VCC
0.8 × VCC
0.2 × VCC
tCYLH, tCYLL
PWH
PWL
tCF
tCR
<When external clock input>
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