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參數(shù)資料
| 型號： | MB90P673PF |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, OTPROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | PLASTIC, QFP-80 |
| 文件頁數(shù)： | 93/106頁 |
| 文件大?。?/td> | 1648K |
| 代理商： | MB90P673PF |
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MB90670/675 Series
87
(6) Bus Read Timing
(AVCC = VCC = 2.7 V to 5.5 V, AVSS = VSS = 0.0 V, TA = –40
°C to +85°C)
* : For tCP (internal operating clock cycle time), refer to “(3) Clock Timing”.
Parameter
Symbol
Pin name
Condition
Value
Unit Remarks
Min.
Max.
ALE pulse width
tLHLL
ALE
VCC = 5.0 V ±10% 1 tCP*/2 – 20
—
ns
tLHLL
ALE
VCC = 3.0 V ±10% 1 tCP*/2 – 35
—
ns
Effective address
→
ALE
↓ time
tAVLL
AD15 to AD00 VCC = 5.0 V ±10% 1 tCP*/2 – 25
—
ns
tAVLL
AD15 to AD00 VCC = 3.0 V ±10% 1 tCP*/2 – 40
—
ns
ALE
↓ → address effec-
tive time
tLLAX
AD15 to AD00
—
1 tCP*/2 – 15
—
ns
Effective address
→ RD
↓ time
tAVRL
AD15 to AD00
1 tCP* – 15
—
ns
Effective address
→
read data time
tAVDV
AD15 to AD00 VCC = 5.0 V ±10%
—
5 tCP*/2 – 60
ns
tAVDV
AD15 to AD00 VCC = 3.0 V ±10%
—
5 tCP*/2 – 80
ns
RD pulse width
tRLRH
RD
—3 tCP*/2 – 20
—
ns
RD
↓ → read data time
tRLDV
AD15 to AD00 VCC = 5.0 V ±10%
—
3 tCP*/2 – 60
ns
tRLDV
AD15 to AD00 VCC = 3.0 V ±10%
—
3 tCP*/2 – 80
ns
RD
↑ → data hold time tRHDX
AD15 to AD00
—
0—
ns
RD
↑ → ALE ↑ time
tRHLH
RD, ALE
1 tCP*/2 – 15
—
ns
RD
↑ → address disap-
pear time
tRHAX
RD,
A19 to A16
1 tCP*/2 – 10
—
ns
Effective address
→
CLK
↑ time
tAVCH
CLK,
A19 to A16
1 tCP*/2 – 20
—
ns
RD
↓ → CLK ↑ time
tRLCH
RD, CLK
1 tCP*/2 – 20
—
ns
相關(guān)PDF資料 |
PDF描述 |
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