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參數(shù)資料
| 型號(hào)： | MB81117422A-125 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 2×2M ×4 Bit Synchronous Dynamic RAM(CMOS 2×2M ×4 位同步動(dòng)態(tài)RAM) |
| 中文描述： | 的CMOS 2 × 200萬× 4位同步動(dòng)態(tài)RAM（2 × 200萬的CMOS × 4位同步動(dòng)態(tài)RAM）的 |
| 文件頁數(shù)： | 16/44頁 |
| 文件大小： | 273K |
| 代理商： | MB81117422A-125 |
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16
MB81117422A-125/-100/-84/-67
CLOCK LATENCY OR DELAY TIME FOR 2 BANK OPERATION
Notes:
*1.
Assume opposite bank is in idle state.
Assume opposite bank is in active state.
Assume no I/O conflict.
If t
RP
←
t
CK
, minimum latency is a sum of BL + CL.
Assume PALL command dose not affect any operation on opposite bank.
Assume Output is in High-Z state.
*2.
*3.
*4.
*5.
*6.
Illegal Command
Second
command
(opposite
bank)
MRS
ACTV
READ
READA
WRT
WRITA
PRE
PALL
REF
SELF
First
command
MRS
l
MRD
l
MRD
l
MRD
l
MRD
ACTV
*1
t
RRD
*2
1
*2
1
*2
1
*2
1
1
t
RAS
READ
*1
1
*2
1
*2
1
*2
*3
1
*2
*3
1
1
1
READA
*1
1
*2
1
*2
1
*2
*3
1
*2
*3
1
1
1
*1
*4
BL +
t
RP
*1
*4
BL +
t
RP
WRIT
*1
1
*2
1
*2
1
*2
1
*2
1
1
1
WRITA
*1
1
*2
1
*2
1
*2
1
*2
1
1
1
*1
BL +
1 + t
RP
*1
BL +
1 + t
RP
PRE
*1
t
RP
*1
1
*2
1
*2
1
*2
1
*2
1
1
1
*1
t
RP
*1
t
RP
*5
PALL
t
RP
*1
1
1
1
*1
*6
t
RP
*1
*6
t
RP
REF
t
RC
t
RC
t
RRD
t
RC
SELF
t
PDE
+
t
RC
t
PDE
+
t
RC
t
PDE
+
t
RC
t
PDE
+
t
RC
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PDF描述 |
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