參數(shù)資料
型號(hào)： MAX3624AETJ+
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： 時(shí)鐘產(chǎn)生/分配
英文描述： 312.5 MHz, OTHER CLOCK GENERATOR, QCC32
封裝： 5 X 5 MM, ROHS COMPLIANT, TQFN-32
文件頁(yè)數(shù)： 11/12頁(yè)
文件大?。?/td> 391K
代理商： MAX3624AETJ+
MAX3624A
Low-Jitter, Precision Clock Generator
with Four Outputs
8
_______________________________________________________________________________________
Output Divider Configuration
Table 2 shows the input settings required to set the out-
put dividers. Leakage in the open case must be less
than 1A. Note that when the MAX3624A is in bypass
mode (BYPASS set low), the output dividers are auto-
matically set to divide by 1.
Table 2. Output Divider Configuration
INPUT
SELA1/SELB1
SELA0/SELB0
NA/NB DIVIDER
0
÷2*
0
1
÷3*
1
0
÷4
1
÷5
1
Open
÷6
Open
1
÷8
0
Open
÷10
Open
0
÷12
Open
÷1*
Table 1. Output Frequency Determination
XO OR CMOS
INPUT
FREQUENCY
(MHz)
FEEDBACK
DIVIDER, M
VCO
FREQUENCY
(MHz)
OUTPUT
DIVIDER,
NA AND NB
OUTPUT
FREQUENCY
(MHz)
APPLICATIONS
÷2
312.5
÷4
156.25
÷5
125
÷8
78.125
25
625
÷10
62.5
Ethernet
25.78125
25
644.53125
÷4
161.132812
10Gbps Ethernet
÷2
312.5
÷4
156.25
÷5
125
÷8
78.125
26.04166
24
625
÷10
62.5
Ethernet
÷2
318.75
÷3
212.5
÷4
159.375
÷6
106.25
26.5625
24
637.5
÷12
53.125
Fibre Channel
÷2
311.04
÷4
155.52
19.44
32
622.08
÷8
77.76
SONET/SDH
÷2
311.04
÷4
155.52
38.88
(CMOS input)
16
622.08
÷8
77.76
SONET/SDH
*
Maximum guaranteed output frequency is 160MHz for CMOS
and 320MHz for LVPECL output.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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