參數(shù)資料
型號(hào)： MAX1416EWE+
廠(chǎng)商： Maxim Integrated Products
文件頁(yè)數(shù)： 35/36頁(yè)
文件大?。?/td> 0K
描述： IC ADC 16BIT DELTA SIGMA 16-SOIC
產(chǎn)品培訓(xùn)模塊： MAX11200 ADC
Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 46
位數(shù)： 16
采樣率（每秒）： 500
數(shù)據(jù)接口： MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 762mW
電壓電源： 單電源
工作溫度： -45°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 16-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 16-SOIC W
包裝： 管件
輸入數(shù)目和類(lèi)型： 2 個(gè)差分，單極；2 個(gè)差分，雙極
MAX1415/MAX1416
16-Bit, Low-Power, 2-Channel,
Sigma-Delta ADCs
8
_______________________________________________________________________________________
ELECTRICAL CHARACTERISTICS—MAX1416 (continued)
(VDD = 5V, GND = 0, VREF+ = 2.5V, VREF- = GND, fCLKIN = 2.4576MHz, CLKDIV bit = 0, CREF+ to GND = 0.1F, CREF- to GND =
0.1F, TA = TMIN to TMAX, unless otherwise noted.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Unbuffered, fCLKIN = 1MHz, gain = 1 to 128
0.45
Buffered, fCLKIN = 1MHz, gain = 1 to 128
0.78
Gain = 1 to 4
0.6
Unbuffered,
fCLKIN = 2.4576MHz
Gain = 8 to 128
0.6
Gain = 1 to 4
0.95
Buffered,
fCLKIN = 2.4576MHz
Gain = 8 to 128
1.1
mA
Power-Supply Current (Note 12)
IDD
Power-down mode (Note 13)
16
A
Power-Supply Rejection Ratio
PSRR
VDD = 4.75V to 5.25V
(Note 14)
dB
EXTERNAL-CLOCK SPECIFICATIONS
CLKIN Frequency
fCLKIN
(Note 15)
400
2500
kHz
Duty Cycle
40
60
%
INTERNAL-CLOCK TIMING SPECIFICATIONS
MAX1416AE__,
fCLK = 1MHz (CLK = 0)
or 2.4576MHz (CLK = 1)
TA = -40
°C to
+85
°C
±4
MAX1416C__,
fCLK = 1MHz (CLK = 0)
or 2.4576MHz (CLK = 1)
TA = 0
°C to
+70
°C
±4
TA = -40
°C to 0°C±7
Internal-Clock Frequency
fCLK
MAX1416E__,
fCLK = 1MHz (CLK = 0)
or 2.4576MHz (CLK = 1)
TA= 0
°C to +85°C
±4
%
Typical Conversion-Time
Variation
tCONV
tCONV = 1/ODR,
CLK = 0 (1MHz), INTCLK = 1
±0.5
%
TIMING CHARACTERISTICS—MAX1416
(Note 16) (Figures 8, 9)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DRDY High Time
500 /
fCLKIN
s
Reset Pulse-Width Low
100
ns
DRDY Fall to CS Fall Setup Time
t1
0ns
CS Fall to SCLK Rise Setup Time
t2
120
ns
SCLK Fall to DOUT Valid Delay
t3
080
ns
SCLK Pulse-Width High
t4
100
ns
SCLK Pulse-Width Low
t5
100
ns
CS Rise to SCLK Rise Hold Time
t6
0ns
Bus Relinquish Time After SCLK
Rising Edge
t7
60
ns
SCLK Fall to
DRDY Rise Delay
t8
100
ns
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PDF描述
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