8- and 4-Channel, ±3 x VREF Multirange Inputs, Serial 14-Bit ADCs 5 Maxim Integrated PA" />
參數(shù)資料
型號(hào)： MAX1032BEUG+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 28/32頁(yè)
文件大?。?/td> 0K
描述： IC ADC 14BIT 115KSPS 24TSSOP
產(chǎn)品培訓(xùn)模塊： Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 62
位數(shù)： 14
采樣率（每秒）： 115k
數(shù)據(jù)接口： MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 976mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
輸入數(shù)目和類型： 8 個(gè)單端，單極；8 個(gè)單端，雙極；4 個(gè)差分，雙極
MAX1032/MAX1033
8- and 4-Channel, ±3 x VREF
Multirange Inputs, Serial 14-Bit ADCs
5
Maxim Integrated
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
POWER REQUIREMENTS (AVDD1 and AGND1, AVDD2 and AGND2, DVDD and DGND, DVDDO and DGNDO)
Analog Supply Voltage
AVDD1
4.75
5.25
V
Digital Supply Voltage
DVDD
4.75
5.25
V
Preamplifier Supply Voltage
AVDD2
4.75
5.25
V
Digital I/O Supply Voltage
DVDDO
2.70
5.25
V
Internal reference
3
3.5
AVDD1 Supply Current
IAVDD1
External clock mode,
external acquisition
mode, or internal
clock mode
External reference
2.3
3
mA
DVDD Supply Current
IDVDD
External clock mode, external acquisition
mode, or internal clock mode
0.8
2
mA
AVDD2 Supply Current
IAVDD2
External clock mode, external acquisition
mode, or internal clock mode
13.5
20
mA
DVDDO Supply Current
IDVDDO
External clock mode, external acquisition
mode, or internal clock mode
0.01
1
mA
Partial power-down mode
1.3
mA
Total Supply Current
Full power-down mode
0.5
μA
Power-Supply Rejection Ratio
PSRR
All analog input ranges
±0.125
LSB
TIMING CHARACTERISTICS (Figures 15 and 16)
External clock mode
0.272
62
External acquisition mode
0.228
62
SCLK Period
tCP
Internal clock mode
0.1
μs
External clock mode
109
External acquisition mode
92
SCLK High Pulse Width (Note 6)
tCH
Internal clock mode
40
ns
External clock mode
109
External acquisition mode
92
SCLK Low Pulse Width (Note 6)
tCL
Internal clock mode
40
ns
DIN to SCLK Setup
tDS
40
ns
DIN to SCLK Hold
tDH
0ns
SCLK Fall to DOUT Valid
tDO
40
ns
CS Fall to DOUT Enable
tDV
40
ns
CS Rise to DOUT Disable
tTR
40
ns
CS Fall to SCLK Rise Setup
tCSS
40
ns
CS High Minimum Pulse Width
tCSPW
40
ns
SCLK Fall to CS Rise Hold
tCSH
0ns
SSTRB Rise to CS Fall Setup
(Note 4)
40
ns
DOUT Rise/Fall Time
CL = 50pF
10
ns
SSTRB Rise/Fall Time
CL = 50pF
10
ns
ELECTRICAL CHARACTERISTICS (continued)
(VAVDD1 = VAVDD2 = VDVDD = VDVDD0 = 5V, VAGND1 = VDGND = VDGNDO = VAGND2 = VAGND3 = 0V, fCLK = 3.5MHz (50% duty
cycle), external clock mode, VREF = 4.096V (external reference operation), REFCAP = AVDD1, maximum single-ended bipolar input
range (±3 x VREF), CDOUT = 50pF, CSSTRB = 50pF, TA = -40°C to +85°C, unless otherwise noted. Typical values are at TA = +25°C.)
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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