參數(shù)資料
    

    


    


    
型號：
M7A3P600-FFG484

    

    
元件分類：
FPGA

    

    
英文描述：
FPGA, 600000 GATES, 350 MHz, PBGA484

    

    
封裝：
1 MM PITCH, FBGA-484

    

    
文件頁數(shù)：
1/246頁

    

    
文件大?。?/td>
3010K

    

    
代理商：
M7A3P600-FFG484


    

    

    

	
    
    
    
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    May 2007
    i
     2007 Actel Corporation
    See the Actel website for the latest version of the datasheet.
    ProASIC3 Flash Family FPGAs
    with Optional Soft ARM Support
    Features and Benefits
    High Capacity
    30 k to 1 Million System Gates
    Up to 144 kbits of True Dual-Port SRAM
    Up to 300 User I/Os
    Reprogrammable Flash Technology
    130-nm, 7-Layer Metal (6 Copper), Flash-Based CMOS
    Process
    Live at Power-Up (LAPU) Level 0 Support
    Single-Chip Solution
    Retains Programmed Design when Powered Off
    On-Chip User Nonvolatile Memory
    1 kbit of FlashROM with Synchronous Interfacing
    High Performance
    350 MHz System Performance
    3.3 V, 66 MHz 64-Bit PCI (except A3P030)
    In-System Programming (ISP) and Security
    Secure ISP Using On-Chip 128-Bit Advanced Encryption
    Standard (AES) Decryption (except A3P030 and ARM-
    enabled ProASIC3 devices) via JTAG (IEEE 1532–
    compliant)
    FlashLock to Secure FPGA Contents
    Low Power
    Core Voltage for Low Power
    Support for 1.5-V-Only Systems
    Low-Impedance Flash Switches
    High-Performance Routing Hierarchy
    Segmented, Hierarchical Routing and Clock Structure
    Ultra-Fast Local and Long-Line Network
    Enhanced High-Speed, Very-Long-Line Network
    High-Performance, Low-Skew Global Network
    Architecture Supports Ultra-High Utilization
    Advanced I/O
    700 Mbps DDR, LVDS-Capable I/Os (A3P250 and above)
    1.5 V, 1.8 V, 2.5 V, and 3.3 V Mixed-Voltage Operation
    Bank-Selectable I/O Voltages—Up to 4 Banks per Chip
    Single-Ended I/O Standards: LVTTL, LVCMOS 3.3 V /
    2.5V / 1.8 V / 1.5V, 3.3 VPCI /3.3 VPCI-X (except
    A3P030), and LVCMOS 2.5 V / 5.0 V Input
    Differential I/O Standards: LVPECL, LVDS, BLVDS, and
    M-LVDS (A3P250 and above)
    I/O Registers on Input, Output, and Enable Paths
    Hot-Swappable and Cold Sparing I/Os (A3P030 only)
    Programmable Output Slew Rate (except A3P030) and
    Drive Strength
    Weak Pull-Up/Down
    IEEE 1149.1 (JTAG) Boundary Scan Test
    Pin-Compatible Packages Across the ProASIC3 Family
    Clock Conditioning Circuit (CCC) and PLL (except A3P030)
    Six CCC Blocks, One with an Integrated PLL
    Configurable
    Phase-Shift,
    Multiply/Divide,
    Delay
    Capabilities and External Feedback, Multiply/Divide,
    Delay Capabilities, and External Feedback
    Wide Input Frequency Range (1.5 MHz to 350 MHz)
    CoreMP7Sd (with debug) and CoreMP7S (without debug
    SRAMs and FIFOs (except A3P030)
    Variable-Aspect-Ratio 4,608-Bit RAM Blocks (×1, ×2,
    ×4, ×9, and ×18 Organizations Available)
    True Dual-Port SRAM (except ×18)
    24 SRAM and FIFO Configurations with Synchronous
    Operation up to 350 MHz
    Soft ARM7 Core Support in M7 ProASIC3 Devices
    CoreMP7Sd (with debug) and CoreMP7S (without
    debug)
    Table 1 
    ProASIC3 Product Family
    ProASIC3 Devices
    A3P030
    A3P060
    A3P125
    A3P250
    A3P400
    A3P600
    A3P1000
    ARM-Enabled
    ProASIC3 Devices1
    M7A3P250
    M7A3P400
    M7A3P600
    M7A3P1000
    System Gates
    30 k
    60 k
    125 k
    250 k
    400 k
    600 k
    1 M
    VersaTiles (D-flip-flops)
    768
    1,536
    3,072
    6,144
    9,216
    13,824
    24,576
    RAM kbits (1,024 bits)
    –
    18
    36
    54
    108
    144
    4,608-Bit Blocks
    –
    4
    8
    12
    24
    32
    FlashROM Bits
    1 k
    Secure (AES) ISP2
    –
    Yes
    Integrated PLL in CCCs
    –1
    1
    VersaNet Globals3
    618
    18
    I/O Banks
    22
    2
    4
    Maximum User I/Os
    81
    96
    133
    157
    194
    235
    300
    Package Pins
    QFN
    VQFP
    TQFP
    PQFP
    FBGA
    QN132
    VQ100
    QN132
    VQ100
    TQ144
    FG144
    QN132
    VQ100
    TQ144
    PQ208
    FG144
    QN1325
    VQ100
    PQ208
    FG144,
    FG2565
    PQ208
    FG144, FG256,
    FG484
    PQ208
    FG144, FG256,
    FG484
    PQ208
    FG144, FG256,
    FG484
    Notes:
    1. Refer to the CoreMP7 datasheet for more information.
    2. AES is not available for ARM-enabled ProASIC3 devices.
    3. Six chip (main) and three quadrant global networks are available for A3P060 and above.
    4. For higher densities and support of additional features, refer to the ProASIC3E Flash FPGAs datasheet.
    5. The M7A3P250 device does not support this package.
    v2.1
    
    
    
    
    
    


    


    

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 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MEDIUM CURRENT SILICON RECTIFIERS

    

    
M7AFS600-1FG256
 制造商:Microsemi Corporation 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays

    

    
M7AFS600-1FG256ES
 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs

    

    
M7AFS600-1FG256I
 制造商:Microsemi Corporation 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA FUSION 600K GATES 1282.05MHZ 130NM 1.5V 256FBGA - Trays

    

    
    
    
    
	
    	
    
    
     
     
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                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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