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參數(shù)資料
| 型號： | M5LV-128/120-7YC |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 5/42頁 |
| 文件大小： | 0K |
| 描述： | IC CPLD 128MC 120I/O 160PQFP |
| 標(biāo)準包裝： | 24 |
| 系列： | MACH® 5 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 宏單元數(shù)： | 128 |
| 輸入/輸出數(shù)： | 120 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 160-BQFP |
| 供應(yīng)商設(shè)備封裝： | 160-PQFP（28x28） |
| 包裝： | 托盤 |
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MACH 5 Family
13
MACH 5 PAL BLOCK
0
4
8
1216
2024
28
32
I/O
Cell
I/O
Switch
Matrix
Output Enable
CLK
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
I/O
Cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
32
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
Macro
cell
7
0
Logic
Allocator
63
C
0
C
1
C
2
C
3
C
4
C
5
C
6
C
7
C
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C
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C
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C
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M
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M
5
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M
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M
1
M
0
M
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M
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M
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M
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M
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M
12
M
13
M
14
M
15
I/O
Control
Generator
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4
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36
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44
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4
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RYM06DRSD | CONN EDGECARD 12POS DIP .156 SLD |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| M5LV-256/104-10AI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:Fifth Generation MACH Architecture |
| M5LV-256/104-10HC | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:Fifth Generation MACH Architecture |
| M5LV-256/104-10HI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:Fifth Generation MACH Architecture |
| M5LV-256/104-10VC | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAM HI DENSITY CPLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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