參數(shù)資料
型號: M4LV-128/64-7YC
廠商: LATTICE SEMICONDUCTOR CORP
元件分類: PLD
英文描述: High Performance E 2 CMOS In-System Programmable Logic
中文描述: EE PLD, 7.5 ns, PQFP100
封裝: PLASTIC, QFP-100
文件頁數(shù): 3/46頁
文件大?。?/td> 754K
代理商: M4LV-128/64-7YC
MACH 4 Family
11
The ip-op can be congured as a D-type or T-type latch. J-K or S-R registers can be
synthesized. The primary ip-op congurations are shown in Figure 6, although others are
possible. Flip-op functionality is dened in Table 8. Note that a J-K latch is inadvisable as it will
cause oscillation if both J and K inputs are HIGH.
DQ
AP AR
DQ
AP AR
LQ
AP AR
LQ
AP AR
G
TQ
AP AR
17466G-011
Figure 6. Primary Macrocell Congurations
g. Combinatorial with programmable polarity
a. D-type with XOR
b. D-type with programmable D polarity
c. Latch with XOR
d. Latch with programmable D polarity
e. T-type with programmable T polarity
f. Combinatorial with XOR
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PDF描述
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參數(shù)描述
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M4LV-128N/64-12JI 功能描述:CPLD - 復(fù)雜可編程邏輯器件 Use ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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