參數(shù)資料
型號(hào)： M4A5-256/128-10YNC
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 3/62頁(yè)
文件大?。?/td> 0K
描述： IC CPLD 256MACRO 208PQFP
標(biāo)準(zhǔn)包裝： 24
系列： ispMACH® 4A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
宏單元數(shù)： 256
輸入/輸出數(shù)： 128
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
包裝： 托盤(pán)
其它名稱(chēng)： 220-1834
M4A5-256/128-10YNC-ND
ispMACH 4A Family
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The flip-flop can be configured as a D-type or T-type latch. J-K or S-R registers can be synthesized. The
primary flip-flop configurations are shown in Figure 6, although others are possible. Flip-flop functionality
is defined in Table 8. Note that a J-K latch is inadvisable as it will cause oscillation if both J and K inputs
are HIGH.
DQ
AP AR
DQ
AP AR
LQ
AP AR
LQ
AP AR
G
TQ
AP AR
17466G-011
Figure 6. Primary Macrocell Congurations
g. Combinatorial with programmable polarity
a. D-type with XOR
b. D-type with programmable D polarity
c. Latch with XOR
d. Latch with programmable D polarity
e. T-type with programmable T polarity
f. Combinatorial with XOR
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PDF描述
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