參數資料
型號: M4A5-128/64-12YNI
廠商: Lattice Semiconductor Corporation
文件頁數: 3/62頁
文件大小: 0K
描述: IC CPLD 128MACRO 100PQFP
標準包裝: 66
系列: ispMACH® 4A
可編程類型: 系統(tǒng)內可編程
最大延遲時間 tpd(1): 12.0ns
電壓電源 - 內部: 4.5 V ~ 5.5 V
宏單元數: 128
輸入/輸出數: 64
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 100-BQFP
供應商設備封裝: 100-PQFP(14x20)
包裝: 托盤
ispMACH 4A Family
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The flip-flop can be configured as a D-type or T-type latch. J-K or S-R registers can be synthesized. The
primary flip-flop configurations are shown in Figure 6, although others are possible. Flip-flop functionality
is defined in Table 8. Note that a J-K latch is inadvisable as it will cause oscillation if both J and K inputs
are HIGH.
DQ
AP AR
DQ
AP AR
LQ
AP AR
LQ
AP AR
G
TQ
AP AR
17466G-011
Figure 6. Primary Macrocell Congurations
g. Combinatorial with programmable polarity
a. D-type with XOR
b. D-type with programmable D polarity
c. Latch with XOR
d. Latch with programmable D polarity
e. T-type with programmable T polarity
f. Combinatorial with XOR
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PDF描述
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