參數(shù)資料
型號： M392T5160CJA-CF7
廠商： SAMSUNG SEMICONDUCTOR CO. LTD.
英文描述： DDR2 Registered SDRAM MODULE
中文描述： 注冊的DDR2 SDRAM內(nèi)存模塊
文件頁數(shù)： 5/26頁
文件大?。?/td> 618K
代理商： M392T5160CJA-CF7
Rev. 1.4 November 2007
RDIMM
DDR2 SDRAM
5 of 26
NC = No Connect, RFU = Reserved for Future Use
1. RESET (Pin 18) is connected to both OE of PLL and Reset of register.
2. The Test pin (Pin 102) is reserved for bus analysis probes and is not connected on normal memory modules (DIMMs)
3. NC/Err_Out ( Pin 55) and NC/Par_In (Pin 68) are for optional function to check address and command parity.
Pin
1
Front
V
REF
V
SS
DQ0
Pin
121
Back
V
SS
DQ4
Pin
31
Front
DQ19
Pin
151
Back
V
SS
DQ28
Pin
61
Front
A4
Pin
181
Back
V
DDQ
A3
Pin
91
Front
V
SS
DQS5
Pin
211
Back
DM5/DQS14
2
122
32
V
SS
DQ24
152
62
V
DDQ
A2
182
92
212
NC/DQS14
3
123
DQ5
33
153
DQ29
63
183
A1
93
DQS5
213
V
SS
DQ46
4
DQ1
124
V
SS
34
DQ25
154
V
SS
64
V
DD
184
V
DD
94
V
SS
DQ42
214
5
V
SS
DQS0
125
DM0/DQS9
35
V
SS
DQS3
155
DM3/DQS12
KEY
95
215
DQ47
6
126
NC/DQS9
36
156
NC/DQS12
65
V
SS
V
SS
V
DD
185
CK0
96
DQ43
216
V
SS
DQ52
7
DQS0
127
V
SS
DQ6
37
DQS3
157
V
SS
DQ30
66
186
CK0
97
V
SS
DQ48
217
8
V
SS
DQ2
128
38
V
SS
DQ26
158
67
187
V
DD
A0
98
218
DQ53
9
129
DQ7
39
159
DQ31
68
NC/Par_In
188
99
DQ49
219
V
SS
S2
10
DQ3
130
V
SS
DQ12
40
DQ27
160
V
SS
CB4
69
V
DD
A10/AP
189
V
DD
BA1
100
V
SS
SA2
220
11
V
SS
DQ8
131
41
V
SS
CB0
161
70
190
101
221
S3
12
132
DQ13
42
162
CB5
71
BA0
191
V
DDQ
RAS
102
NC(TEST)
222
V
SS
13
DQ9
133
V
SS
43
CB1
163
V
SS
72
V
DDQ
WE
192
103
V
SS
DQS6
223
DM6/DQS15
14
V
SS
DQS1
134
DM1/DQS10
44
V
SS
DQS8
164
DM8/DQS17
73
193
S0
104
224
NC/DQS15
15
135
NC/DQS10
45
165
NC/DQS17
74
CAS
194
V
DDQ
ODT0
105
DQS6
225
V
SS
DQ54
16
DQS1
136
V
SS
RFU
46
DQS8
166
V
SS
CB6
75
V
DDQ
S1
195
106
V
SS
DQ50
226
17
V
SS
RESET
137
47
V
SS
CB2
167
76
196
A13
107
227
DQ55
18
138
RFU
48
168
CB7
77
ODT1
197
V
DD
V
SS
DQ36
108
DQ51
228
V
SS
DQ60
19
NC
139
V
SS
DQ14
49
CB3
169
V
SS
V
DDQ
CKE1
78
V
DDQ
V
SS
DQ32
198
109
V
SS
DQ56
229
20
V
SS
DQ10
140
50
V
SS
V
DDQ
CKE0
170
79
199
110
230
DQ61
21
141
DQ15
51
171
80
200
DQ37
111
DQ57
231
V
SS
22
DQ11
142
V
SS
DQ20
52
172
V
DD
NC
81
DQ33
201
V
SS
112
V
SS
DQS7
232
DM7/DQS16
23
V
SS
DQ16
143
53
V
DD
BA2
173
82
V
SS
DQS4
202
DM4/DQS13
113
233
NC/DQS16
24
144
DQ21
54
174
NC
83
203
NC/DQS13
114
DQS7
234
V
SS
DQ62
25
DQ17
145
V
SS
55
NC/Err_Out
175
V
DDQ
A12
84
DQS4
204
V
SS
DQ38
115
V
SS
DQ58
235
26
V
SS
DQS2
146
DM2/DQS11
56
V
DDQ
A11
176
85
V
SS
DQ34
205
116
236
DQ63
27
147
NC/DQS11
57
177
A9
86
206
DQ39
117
DQ59
237
V
SS
28
DQS2
148
V
SS
DQ22
58
A7
178
V
DD
A8
87
DQ35
207
V
SS
DQ44
118
V
SS
SDA
238
VDDSPD
29
V
SS
DQ18
149
59
V
DD
A5
179
88
V
SS
DQ40
DQ41
208
119
239
SA0
30
150
DQ23
60
180
A6
89
90
209
210
DQ45
V
SS
120
SCL
240
SA1
* The VDD and VDDQ pins are tied to the single power-plane on PCB.
Pin Name
Description
Pin Name
Description
CK0
Clock Inputs, positive line
ODT0~ODT1
On die termination
CK0
Clock inputs, negative line
DQ0~DQ63
Data Input/Output
CKE0, CKE1
Clock Enables
CB0~CB7
Data check bits Input/Output
RAS
Row Address Strobe
DQS0~DQS8
Data strobes
CAS
Column Address Strobe
DQS0~DQS8
Data strobes, negative line
WE
Write Enable
DM(0~8), DQS(9~17) Data Masks / Data strobes (Read)
S0~ S3
Chip Selects
DQS9~DQS17
Data strobes (Read), negative line
A0~A9, A11~A13
Address Inputs
RFU
Reserved for Future Use
A10/AP
Address Input/Autoprecharge
NC
No Connect
BA0~BA2
DDR2 SDRAM Bank Address
TEST
Memory bus test tool
(Not Connect and Not Useable on DIMMs)
SCL
Serial Presence Detect (SPD) Clock Input
V
DD
V
DDQ
V
SS
V
REF
V
DDSPD
Core Power
SDA
SPD Data Input/Output
I/O Power
SA0~SA2
SPD address
Ground
Par_In
Parity bit for the Address and Control bus
Input/Output Reference
Err_Out
Parity error found in the Address and Control bus
SPD Power
RESET
Register and PLL control pin
5.0Pin Description
4.0 Pin Configurations (Front side/Back side)
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PDF描述
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M393T5160CZ3-CD5 DDR2 Registered SDRAM MODULE
M393T5160CZA-CF7 DDR2 Registered SDRAM MODULE
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參數(shù)描述
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