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參數(shù)資料
| 型號： | M38867E8AFS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, UVPROM, 5 MHz, MICROCONTROLLER, CQCC80 |
| 封裝： | 0.80 MM PITCH, CERAMIC, LCC-80 |
| 文件頁數(shù)： | 116/380頁 |
| 文件大小： | 4158K |
| 代理商： | M38867E8AFS |
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3886 Group User’s Manual
APPLICATION
2-85
2.5 Multi-master I2C-BUS interface
(5)
ACK bit
The ACK bit clock is generated by the master. This is used for indication of acknowledgment on the
SDA line, the slave’s busy and the data end.
For example, the slave device makes the SDA line “L” for acknowledgment when confirming the slave
address following the START condition. The built-in I2C-BUS interface has the slave address automatic
judgment function and the ACK acknowledgment function. “L” is automatically output when the ACK
bit of I2C clock control register (bit 6 of address 001616) is “0” and an address data is received. When
the slave address and the address data do not correspond, “H” (NACK) is automatically output.
In case the slave device cannot receive owing to an interrupt process, performing operation or
others, the master can output STOP condition and complete data transfer by making the ACK data
of the slave address “H” for acknowledgment. Even in case the slave device cannot receive data
during data transferring, the communication can be interrupted by performing NACK acknowledgment
to the following data.
When the master is receiving the data from the slave, the master can notify the slave of completion
of data reception by performing NACK acknowledgment to the last data received from the slave.
(6)
RESTART condition
The master can receive or transmit data without transmission of STOP condition while the master is
transmitting or receiving a data.
For example, after the master transmitted a data to the slave, transmitting a slave address + R
(Read) following RESTART condition can make the following data treat as a reception data.
Additionally, transmitting a slave address + W (Write) following RESTART condition can make the
following data treat as a transmission data.
Fig. 2.5.15 RESTART condition of master reception
2.5.5 Synchronization and Arbitration lost
(1)
Synchronization
When a plural master exists on the I2C-BUS and the masters, which have different speed, are going
to simultaneously communicate; there is a rule to unify clocks so that a clock of each bit can be
output correctly.
Figure 2.5.16 shows a synchronized SCL line example. The SCL (A) and the SCL (B) are the master
devices having a different speed. The SCL is synchronized waveforms.
As shown by Figure 2.5.16, the SCL lines can be synchronized by the following method; the device
which first finishes “H” term makes the SCL line “L” and the device which last remains “L” makes the
SCL line “H”.
A
Sr
A
P
R/W
A
R/W A
A
S
Slave address
7 bits
“0”
8 bits7 bits
8 bits8 bits
“1”
Slave address
Data
START condition
RESTART condition
Master reception
1st-byte
Master reception
2nd-byte
NACK expression end of
master reception data
Lower data
Upper data
Master to slave
Slave to master
S: START condition
A: ACK bit
Sr: RESTART condition
P: STOP condition
R/W: Read/Write bit
WriteRead
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| M38867E9-XXXHP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER |
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