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參數(shù)資料
| 型號： | M38747M6T |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 6.4 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 321/358頁 |
| 文件大?。?/td> | 4216K |
| 代理商： | M38747M6T |
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1-50
3874 Group User’s Manual
HARDWARE
FUNCTIONAL DESCRIPTION
q SBUSY3 input signal
The SBUSY3 input is a signal which receives a request for a stop of
transmission/reception from the serial transfer destination.
When the internal synchronous clock is selected, input an “H” level
signal into the SBUSY3 input and an “L” level signal into the SBUSY3
input in the initial status in which transfer is stopped.
When starting a transmit/receive operation, input an “L” level signal
into the SBUSY3 input and an “H” level signal into the SBUSY3 input
in the period of 1.5 cycles or more of the transfer clock. Then,
transfer clocks are output from the SCLK3 output.
When an “H” level signal is input into the SBUSY3 input and an “L”
level signal into the SBUSY3 input after a transmit/receive operation
is started, this transmit/receive operation are not stopped immedi-
ately and the transfer clocks from the SCLK3 output are not
stopped until the specified number of bits is transmitted and re-
ceived.
The handshake unit of the 8-bit serial I/O is 8 bits and that of the
arbitrary bit serial I/O is the bit number adding “1” to the set value
to the transfer counter, and that of the automatic transfer serial I/O
is 8 bits.
Handshake Signal
q SSTB3 output signal
The SSTB3 output is a signal to inform an end of transmission/re-
ception to the serial transfer destination . The SSTB3 output signal
can be used only when the internal synchronous clock is selected.
In the initial status, that is, in the status in which the serial I/O ini-
tialization bit (b4) is reset to “0”, the SSTB3 output goes to “L”, and
the SSTB3 output goes to “H”.
At the end of transmit/receive operation, when the data of the se-
rial I/O3 register is all output from SOUT3, pulses which are the
SSTB3 output of “H” and the SSTB3 output of “L” are output in the
period of 1 cycle of the transfer clock. After that, each pulse is re-
turned to the initial status in which SSTB3 output goes to “L” and
the SSTB3 output goes to “H”.
Furthermore, after 1 cycle, the serial transfer status flag (b5) is re-
set to “0”.
In the automatic transfer serial I/O mode, whether making the
SSTB3 output active at an end of each 1-byte data or after comple-
tion of transfer of all data can be selected by the SBUSY3 output
SSTB3 output function selection bit (b4 of address 001516) of serial
I/O3 control register 2.
When the external synchronous clock is selected, input an “H”
level signal into the SBUSY3 input and an “L” level signal into the
SBUSY3 input in the initial status in which transfer is stopped. At
this time, the transfer clocks to be input in SCLK3 become invalid.
During serial transfer, the transfer clocks to be input in SCLK3 be-
come valid, enabling a transmit/receive operation, while an “L”
level signal is input into the SBUSY3 input and an “H” level signal is
input into the SBUSY3 input.
When changing the input values in to the SBUSY3 input and the
SBUSY3 input in these operations, change them while the SCLK3 in-
put is in a high state.
When the high impedance of the SOUT3 output is selected by the
SOUT3 output control bit (b6), the SOUT3 output becomes active,
enabling serial transfer by inputting a transfer clock to SCLK3, while
an “L” level signal is input into the SBUSY3 input and an “H” level
signal is input into the SBUSY3 input.
Fig. 42 SSTB3 output operation
Fig. 43 SBUSY3 input operation (internal synchronous clock)
q SBUSY3 output signal
The SBUSY3 output is a signal which requests a stop of transmis-
sion/reception to the serial transfer destination. In the automatic
transfer serial I/O mode, regardless of the internal or external syn-
chronous clock, whether making the SBUSY3 output active at
transfer of each 1-byte data or during transfer of all data can be
selected by the SBUSY3 output SSTB3 output function selection bit
(b4).
In the initial status, that is, the status in which the serial I/O initial-
ization bit (b4) is reset to “0”, the SBUSY3 output goes to “H” and
the SBUSY3 output goes to “L”.
Fig. 44 SBUSY3 input operation (external synchronous clock)
SSTB3
SCLK3
SOUT3
SBUSY3
SCLK3
SOUT3
SBUSY3
SCLK3
SOUT3
Invalid
(Output high-impedance)
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