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參數(shù)資料
| 型號： | M38001S8-XXXFS |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | Excalibur JFET-Input High-Output-Drive uPower Operational Amplifier 8-SOIC 0 to 70 |
| 中文描述： | 8位單片機 |
| 文件頁數(shù)： | 109/173頁 |
| 文件大?。?/td> | 4203K |
| 代理商： | M38001S8-XXXFS |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁當(dāng)前第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁
3-7
3800 GROUP USER’S MANUAL
APPENDIX
3.1 Electrical characteristics
Note:
The RESET
OUT
goes “H” in sync with the fall of the
φ
clock that is anywhere between about 8 cycle and 13 cycles after the RESET
input goes “H”.
Before
φ
ONW input set up time
After
φ
ONW input hold time
Before
φ
data bus set up time
After
φ
data bus hold time
Before RD ONW input set up time
Before WR ONW input set up time
After RD ONW input hold time
After WR ONW input hold time
Before RD data bus set up time
After RD data bus hold time
t
su(ONW–
φ
)
t
h(
φ
–ONW)
t
su(DB–
φ
)
t
h(
φ
–DB)
t
su
(
ONW
–RD)
t
su
(
ONW
–WR)
th
(
RD
–ONW)
t
h(
WR
–ONW)
t
su(DB–
RD
)
t
h(
RD
–DB)
Symbol
Parameter
Limits
Typ.
Min.
–20
–20
180
ns
ns
ns
ns
Unit
0
–20
–20
185
0
Max.
φ
clock cycle time
φ
clock “H” pulse width
φ
clock “L” pulse width
After
φ
AD
15
–AD
8
delay time
After
φ
AD
15
–AD
8
valid time
After
φ
AD
7
–AD
0
delay time
After
φ
AD
7
–AD
0
valid time
SYNC delay time
SYNC valid time
RD and WR delay time
RD and WR valid time
After
φ
data bus delay time
After
φ
data bus valid time
RD pulse width, WR pulse width
RD pulse width, WR pulse width
(When one-wait is valid)
After AD
15
–AD
8
RD delay time
After AD
15
–AD
8
WR delay time
After AD
7
–AD
0
RD delay time
After AD
7
–AD
0
WR delay time
After RD AD
15
–AD
8
valid time
After WR AD
15
–AD
8
valid time
After RD AD
7
–AD
0
valid time
After WR AD
7
–AD
0
valid time
After WR data bus delay time
After WR data bus valid time
RESET
OUT
output delay time
RESET
OUT
output valid time (Note)
150
150
25
15
200
195
300
300
Symbol
Parameter
Limits
Typ.
Min.
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Unit
t
c(X
IN
)
–20
t
c(X
IN
)
–20
10
10
3
15
t
c(X
IN
)
–20
3t
c(X
IN
)
–20
t
c(X
IN
)
–145
t
c(X
IN
)
–145
5
5
10
0
2t
c(X
IN
)
15
15
40
20
15
7
10
10
Max.
t
c(
φ
)
t
wH(
φ
)
t
wL(
φ
)
t
d(
φ
–AH)
t
v(
φ
–AH)
t
d(
φ
–AL)
t
v(
φ
–AL)
t
d(
φ
–SYNC)
t
v(
φ
–SYNC)
t
d(
φ
–WR)
t
v(
φ
–WR)
t
d(
φ
–DB)
t
v(
φ
–DB)
t
wL(RD)
t
wL(WR)
t
d(AH–RD)
t
d(AH–WR)
t
d(AL–RD)
t
d(AL–WR)
t
v(RD–AH)
t
v(WR–AH)
t
v(RD–AL)
t
v(WR–AL)
t
d(WR–DB)
t
v(WR–DB)
t
d
(RESET–RESET
OUT
)
t
v(
φ
–RESET)
Test conditions
Fig. 3.1.1
Table 3.1.10 Timing requirements in memory expansion mode and microprocessor mode (2)
(V
CC
= 3.0 V, V
SS =
0 V, T
a
= –20 to 85
°
C, unless otherwise noted)
Table 3.1.11 Switching characteristics in memory expansion mode and microprocessor mode (2)
(V
CC
= 3.0 V, V
SS =
0 V, T
a
= –20 to 85
°
C, unless otherwise noted)
ns
ns
ns
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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