參數(shù)資料
型號(hào)： M1A3P600-2PQ208
元件分類： FPGA
英文描述： FPGA, 13824 CLBS, 600000 GATES, 350 MHz, PQFP208
封裝： 28 X 28 MM, 3.40 MM HEIGHT, 0.50 MM PITCH, PLASTIC, QFP-208
文件頁(yè)數(shù)： 138/218頁(yè)
文件大?。?/td> 6270K
代理商： M1A3P600-2PQ208
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ProASIC3 DC and Switching Characteristics
2- 12
v1.4
Combinatorial Cells Contribution—PC-CELL
PC-CELL = NC-CELL* α1 / 2 * PAC7 * FCLK
NC-CELL is the number of VersaTiles used as combinatorial modules in the design.
α
1 is the toggle rate of VersaTile outputs—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
Routing Net Contribution—PNET
PNET = (NS-CELL + NC-CELL) * α1 / 2 * PAC8 * FCLK
NS-CELL is the number of VersaTiles used as sequential modules in the design.
NC-CELL is the number of VersaTiles used as combinatorial modules in the design.
α
1 is the toggle rate of VersaTile outputs—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
I/O Input Buffer Contribution—PINPUTS
PINPUTS = NINPUTS * α2 / 2 * PAC9 * FCLK
NINPUTS is the number of I/O input buffers used in the design.
α
2 is the I/O buffer toggle rate—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
I/O Output Buffer Contribution—POUTPUTS
POUTPUTS = NOUTPUTS * α2 / 2 * β1 * PAC10 * FCLK
NOUTPUTS is the number of I/O output buffers used in the design.
α
2 is the I/O buffer toggle rate—guidelines are provided in Table 2-16 on page 2-13.
β
1 is the I/O buffer enable rate—guidelines are provided in Table 2-17 on page 2-13.
FCLK is the global clock signal frequency.
RAM Contribution—PMEMORY
PMEMORY = PAC11 * NBLOCKS * FREAD-CLOCK * β2 + PAC12 * NBLOCK * FWRITE-CLOCK * β3
NBLOCKS is the number of RAM blocks used in the design.
FREAD-CLOCK is the memory read clock frequency.
β
2 is the RAM enable rate for read operations.
FWRITE-CLOCK is the memory write clock frequency.
β
3 is the RAM enable rate for write operations—guidelines are provided in Table 2-17 on
PLL Contribution—PPLL
PPLL = PDC4 + PAC13 *FCLKOUT
FCLKOUT is the output clock frequency.
1
1.
The PLL dynamic contribution depends on the input clock frequency, the number of output clock signals generated
by the PLL, and the frequency of each output clock. If a PLL is used to generate more than one output clock, include
each output clock in the formula by adding its corresponding contribution (PAC14 * FCLKOUT product) to the total PLL
contribution.
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PDF描述
M1A3P600-2PQG208I FPGA, 13824 CLBS, 600000 GATES, PQFP208
M1A3P600-2PQG208 FPGA, 13824 CLBS, 600000 GATES, 350 MHz, PQFP208
M1A3P600-FG144I FPGA, 13824 CLBS, 600000 GATES, PBGA144
M1A3P600-FG144 FPGA, 13824 CLBS, 600000 GATES, 350 MHz, PBGA144
M1A3P600-FG256I FPGA, 13824 CLBS, 600000 GATES, PBGA256
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參數(shù)描述
M1A3P600-2PQ208I 功能描述:IC FPGA 1KB FLASH 600K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27）
M1A3P600-2PQG144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
M1A3P600-2PQG144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
M1A3P600-2PQG144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
M1A3P600-2PQG144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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