1-4 Revision 13 The FPGA core consists of a sea of VersaTiles. Each VersaTile can be configured as a three-input l" />
參數(shù)資料
型號(hào)： M1A3P250-2PQ208
廠商： Microsemi SoC
文件頁(yè)數(shù)： 2/220頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 250K 208-PQFP
產(chǎn)品變化通告： A3P250,A3P125 Wire Change 12/jan/2012
標(biāo)準(zhǔn)包裝： 24
系列： ProASIC3
RAM 位總計(jì)： 36864
輸入/輸出數(shù)： 151
門數(shù)： 250000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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ProASIC3 Device Family Overview
1-4
Revision 13
The FPGA core consists of a sea of VersaTiles. Each VersaTile can be configured as a three-input logic
function, a D-flip-flop (with or without enable), or a latch by programming the appropriate flash switch
interconnections. The versatility of the ProASIC3 core tile as either a three-input lookup table (LUT)
equivalent or as a D-flip-flop/latch with enable allows for efficient use of the FPGA fabric. The VersaTile
capability is unique to the Microsemi ProASIC family of third-generation architecture flash FPGAs.
VersaTiles are connected with any of the four levels of routing hierarchy. Flash switches are distributed
throughout the device to provide nonvolatile, reconfigurable interconnect programming. Maximum core
utilization is possible for virtually any design.
VersaTiles
The ProASIC3 core consists of VersaTiles, which have been enhanced beyond the ProASICPLUS core
tiles. The ProASIC3 VersaTile supports the following:
All 3-input logic functions—LUT-3 equivalent
Latch with clear or set
D-flip-flop with clear or set
Enable D-flip-flop with clear or set
Refer to Figure 1-3 for VersaTile configurations.
Figure 1-2 ProASIC3 Device Architecture Overview with Four I/O Banks (A3P250, A3P600, and A3P1000)
RAM Block
4,608-Bit Dual-Port
SRAM or FIFO Block
(A3P600 and A3P1000)
RAM Block
4,608-Bit Dual-Port
SRAM or FIFO Block
VersaTile
CCC
I/Os
ISP AES
Decryption
User Nonvolatile
FlashROM
Charge Pumps
Bank 0
Bank
3
Bank
3
Bank
1
Bank
1
Bank 2
Figure 1-3 VersaTile Configurations
X1
Y
X2
X3
LUT-3
Data
Y
CLK
Enable
CLR
D-FF
Data
Y
CLK
CLR
D-FF
LUT-3 Equivalent
D-Flip-Flop with Clear or Set
Enable D-Flip-Flop with Clear or Set
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PDF描述
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M1A3P250-2PQG144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
M1A3P250-2PQG144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
M1A3P250-2PQG144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
M1A3P250-2PQG144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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