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參數(shù)資料
| 型號(hào)： | LXT362QE |
| 英文描述： | PCM TRANSCEIVER|SINGLE|T-1(DS1)|CMOS|QFP|44PIN|PLASTIC |
| 中文描述： | 的PCM收發(fā)器|單|的T 1（DS1的）|的CMOS | QFP封裝| 44PIN |塑料 |
| 文件頁(yè)數(shù)： | 43/52頁(yè) |
| 文件大?。?/td> | 1187K |
| 代理商： | LXT362QE |
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Integrated T1/E1 LH/SH Transceiver for DS1/DSX-1 or PRI Applications
—
LXT361
Datasheet
43
Table 33. LXT361 20 MHz Intel Bus Parallel I/O Timing Characteristics
(See
Figure 16
)
Parameter
Sym
Min
Max
Unit
Test Conditions
ALE pulse width
T
LHLL
35
–
ns
Address valid to ALE falling edge
T
AVLL
10
–
ns
ALE falling edge to address hold time
T
LLAX
10
–
ns
ALE falling edge to RD falling edge
T
LLRL
10
–
ns
ALE falling edge to WR falling edge
T
LLWL
10
–
ns
CS falling edge to RD falling edge
T
CLRL
10
–
ns
CS falling edge to WR falling edge
T
CLWL
10
–
ns
RD low pulse width
T
RLRH
95
–
ns
RD falling edge to data valid
T
RLDV
10
55
ns
Data hold time after RD rising edge
T
RHDX
5
35
ns
RD rising edge to ALE rising edge
T
RHLH
15
–
ns
RD rising edge to address valid
T
RHAV
35
–
ns
CS low hold time after RD rising edge
T
RHCH
0
–
ns
WR low pulse width
T
WLWH
95
–
ns
Data setup time before WR rising edge
T
DVWH
40
–
ns
Data hold time after WR rising edge
T
WHDX
30
–
ns
WR rising edge to ALE rising edge
T
WHLH
15
–
ns
CS low hold time after WR rising edge
T
WHCH
15
–
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LXT363LE | PCM TRANSCEIVER|SINGLE|T-1(DS1)|CMOS|QFP|44PIN|PLASTIC |
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參數(shù)描述 |
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