參數(shù)資料
型號： LTC1418CN
廠商： LINEAR TECHNOLOGY CORP
元件分類： ADC
英文描述： Quad, Low Voltage, LinCMOS(TM) Differential Comparator 14-TSSOP
中文描述： 1-CH 14-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL/PARALLEL ACCESS, PDIP28
封裝： 0.300 INCH, PLASTIC, DIP-28
文件頁數(shù)： 24/28頁
文件大小： 712K
代理商： LTC1418CN
24
LTC1418
APPLICATIO
S I
N
FOR
ATIO
U
clock to EXTCLKIN. The same clock is also applied to SCLK
to provide a data shift clock. To maintain accuracy the
conversion clock frequency must be between 30kHz and
4.5MHz.
It is not recommended to clock data with an external clock
during a conversion that is running on an internal clock
because the asynchronous clocks may create noise.
W
U
Serial Data Output After a Conversion
Using Internal Conversion Clock and External Data Clock
.
In this mode, data is output after the end of each conver-
sion but before the next conversion is started (Figure 24).
The internal clock is used as the conversion clock and an
external clock is used for the SCLK. This mode is useful in
applications where the processor acts as a master serial
device. This mode is SPI and MICROWIRE compatible. It
LTC1418
BUSY
CONVST
26
24
19
20
25
23
17
CONVST
RD
SCLK
EXT/INT
D
OUT
CS
1418 F24a
μ
P OR DSP
INT
C0
SCK
MISO
12 11 10 9
8
7
6
5
4
3
2
1
0
FILL
ZEROS
D13
t
5
t
6
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
Hi-Z
DATA N
Hi-Z
(SAMPLE N)
D
OUT
CS = EXT/INT = 0
CONVST
t
13
t
CONV
t
8
HOLD
SAMPLE
t
9
t
10
1418 F24b
t
11
BUSY
SCLK
RD
D11
D12
CAPTURE ON
RISING CLOCK
D13
t
15
t
14
t
LSCLK
t
HSCLK
SCLK
V
IL
V
OH
V
OL
D
OUT
CAPTURE ON
FALLING CLOCK
Figure 24. Internal Conversion Clock Selected. Data Transferred After Conversion
Using an External SCLK. BUSY
↑
Indicates End of Conversion
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PDF描述
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參數(shù)描述
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