參數資料
型號： LTC1287CCN
廠商： LINEAR TECHNOLOGY CORP
元件分類： ADC
英文描述： 3V Single Chip 12-Bit Data Acquisition System
中文描述： 12-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, PDIP8
封裝： PLASTIC, DIP-8
文件頁數： 10/16頁
文件大小： 324K
代理商： LTC1287CCN
10
LTC1287
D
OUT
CLK
B11
HI-Z
B9
B10
LTC1287 F8a
CS
1ST BIT TEST (–) INPUT MUST
SETTLE DURING THIS TIME
t
SUCS
t
WHCS
t
SMPL
(+) INPUT MUST SETTLE DURING THIS TIME
(+) INPUT
(–) INPUT
D
OUT
CLK
B11
HI-Z
B9
B10
LTC1287 F8b
CS
1ST BIT TEST (–) INPUT MUST
SETTLE DURING THIS TIME
t
WHCS
t
SMPL
(+) INPUT MUST SETTLE DURING THIS TIME
(+) INPUT
(–) INPUT
“+” Input Settling
The input capacitor is switched onto the “+” input during
the sample phase (t
SMPL
, see Figures 8a, 8b and 8c). The
sample period can be as short as t
WHCS
+ 0.5 CLK cycle or
as long as t
WHCS
+ 1.5 CLK cycles before a conversion
starts. This variability depends on where CS falls relative
to CLK. The voltage on the “+” input must settle completely
within the sample period. Minimizing R
SOURCE
+ and C1
will improve the settling time. If large “+” input source
U
S
A
O
PPLICATI
IU
U
resistance must be used, the sample time can be increased
by using a slower CLK frequency. With the minimum
possible sample time of 6.0
μ
s,
R
SOURCE
+ < 4.0k and C1 <
20pF will provide adequate settle time.
“–” Input Settling
At the end of the sample phase the input capacitor switches
to the “–” input and the conversion starts (see Figures 8a,
8b and 8c). During the conversion, the “+” input voltage is
“+” and “–” Input Settling Windows
Figure 8b. Setup Time (t
SUCS
) is Met
Figure 8a. Setup Time (t
SUCS
) is Met
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PDF描述
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