參數(shù)資料
型號(hào)： LPC47M172-NR
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： ADVANCED I/O CONTROLLER WITH MOTHERBOARD GLUE LOGIC
中文描述： MULTIFUNCTION PERIPHERAL, PQFP128
封裝： 14 X 20 MM, 2.7 MM HEIGHT, MQFP-128
文件頁(yè)數(shù)： 113/228頁(yè)
文件大小： 1269K
代理商： LPC47M172-NR
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events are enabled. Note that the keyboard and mouse isolation bits only prevent the internal 8042 in the part from
setting these status bits.
Case 1: Keyboard and/or Mouse Powered by VTR
The KBD and/or MOUSE status bits will be set upon a VTR POR if the keyboard and/or mouse are powered by VTR.
In this case, an IO_PME# will not be generated, since the keyboard and mouse PME enable bits are reset to zero on
a VTR POR. The BIOS software needs to clear these PME status bits after power-up.
Case 2: Keyboard and/or Mouse Powered by VCC
The KBD and/or MOUSE status bits will be set upon a VCC POR if the keyboard and/or mouse are powered by VCC.
In this case, an IO_PME# will be generated if the enable bits were set for wakeup, since the keyboard and mouse
PME enable bits are VTR powered. Therefore, if the keyboard and mouse are powered by VCC, the enable bits for
keyboard and mouse events should be cleared prior to entering a sleep state where VCC is removed (i.e., S3) to
prevent a false PME from being generated. In this case, the keyboard and mouse should only be used as PME
and/or wake events from the S0 and/or S1 states. The BIOS software needs to clear these PME status bits after
power-up.
7.12 GENERAL PURPOSE I/O
SMSC DS – LPC47M192
Page 113
Rev. 03/30/05
DATASHEET
The LPC47M192 provides a set of flexible Input/Output control functions to the system designer through the 37
independently programmable General Purpose I/O pins (GPIO). The GPIO pins can perform basic I/O and many of
them can be individually enabled to generate an SMI and a PME.
7.12.1 GPIO PINS
The following pins include GPIO functionality. These pins are defined in the table below. All GPIOs default to the
GPIO function except for GP34 and GP35 which default to IRRX2 and IRTX2.
GPIO PIN
REG
OFFS
ET
(hex)
GP10/J1B1
VCC
-
-
In
23
GP11/J1B2
VCC
-
-
In
24
GP12 /J2B1
VCC
-
-
In
25
GP13 /J2B2
VCC
-
-
In
26
GP14 /J1X
VCC
-
-
In
27
GP15 /J1Y
VCC
-
-
In
28
GP16 /J2X
VCC
-
-
In
29
GP17 /J2Y
VCC
-
-
In
2A
GP20/P17
VCC
-
-
In
2B
GP21/P16/nDS1
VCC
-
-
In
2C
GP22/P12/nMTR1
VCC
-
-
In
2D
GP24/SYSOPT
VCC
-
-
In
2F
GP25/MIDI_IN
VCC
-
-
In
30
GP26/MIDI_OUT
VCC
-
-
In
31
GP27/nIO_SMI
VCC
-
-
In
32
GP30/FAN_TACH2
VCC
-
-
In
33
GP31/FAN_TACH1
VCC
-
-
In
34
GP32/FAN2
VCC
Out – low
Out–
low
GP33/FAN1
VCC
Out – low
Out–
low
IRRX2/GP34
VCC
-
-
In
37
IRTX2/GP35
VTR
Out – low
Out–
low
low
GP36/nKBDRST
VCC
-
-
In
39
GP37/A20M
VCC
-
-
In
3A
GP40/DRVDEN0
VCC
-
-
In
3B
GP41/DRVDEN1
VCC
-
-
In
3C
GP42/nIO_PME
VTR
-
-
In
3D
GPIO REGISTER
PIN#
PIN NAME
(Default Func/
Alternate Funcs)
PWR
WELL
PCI
RESET
VCC
POR
VTR
POR
REG
PCI
RESET
VCC
POR
VTR
POR
SOFT
RESET
SMI/PME
NOTES
32
33
34
35
36
37
38
39
41
42
43
45
46
47
50
51
52
54
GP10
GP11
GP12
GP13
GP14
GP15
GP16
GP17
GP20
GP21
GP22
GP24
GP25
GP26
GP27
GP30
GP31
GP32
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
0x01
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
PME
PME
PME
PME
PME
PME
PME
PME
SMI/PME
SMI/PME
SMI/PME
SMI/PME
SMI/PME
SMI/PME
nIO_SMI/PME
SMI/PME
SMI/PME
SMI/PME
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
In
35
0x00
0x00
1, 2
55
In
36
GP33
0x00
0x00
0x01
-
SMI/PME
1, 2
61
62
GP34
GP35
-
-
0x05
0x04
-
-
SMI
-
Out -
38
0x04
0x04
3, 4
63
64
1
2
17
GP36
GP37
GP40
GP41
GP42
-
-
-
-
-
-
-
-
-
-
0x01
0x01
0x01
0x01
0x01
-
-
-
-
-
-
-
-
SMI/PME
SMI/nIO_PME
1
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PDF描述
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LPC47M182-NR ADVANCED I/O CONTROLLER WITH MOTHERBOARD GLUE LOGIC
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參數(shù)描述
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LPC47M182-NR 制造商:Rochester Electronics LLC 功能描述:- Bulk
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