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參數(shù)資料
| 型號(hào)： | lP80C86 |
| 廠商： | Intersil Corporation |
| 元件分類(lèi)： | 16位微控制器 |
| 英文描述： | CMOS 16-Bit Microprocessor |
| 中文描述： | 的CMOS 16位微處理器 |
| 文件頁(yè)數(shù)： | 24/35頁(yè) |
| 文件大?。?/td> | 339K |
| 代理商： | LP80C86 |
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3-164
Waveforms
FIGURE 8A. BUS TIMING - MAXIMUM MODE (USING 82C88)
NOTES:
15. Signals at 82C84A or 82C88 are shown for reference only. RDY is sampled near the end of T2, T3, TW to determine if TW machine states
are to be inserted.
16. The issuance of the 82C88 command and control signals (MRDC, MWTC, AMWC, IORC, IOWC, AIOWC, INTA, and DEN) lags the active
high 82C88 CEN.
17. Status inactive in state just prior to T4.
T
1
T
2
T
3
T
4
TCLCL
TCH1CH2
TCL2CL1
T
W
TCHCL (3)
(21) TCHSV
(SEE NOTE 17)
TCLDV
TCLAX
(23) TCLAV
TCLAV
BHE, A19-A16
TSVLH
(27)
TCLLH
(29)
TR1VCL
TCHLL
TCLR1X
TCLAV
TDVCL
TCLDX1
TCLAX
AD15-AD0
DATA IN
TRYHSH
(20)
(39) TCLRH
TRHAV
(41) TCHDTL
TCLRL
(38)
TRLRH
(45)
TCHDTH
(37) TAZRL
TCLML
TCLMH
(35) TCVNV
TCVNX
CLK
QS0, QS1
S2, S1, S0 (EXCEPT HALT)
BHE/S7, A19/S6-A16/S3
ALE (82C88 OUTPUT)
RDY (82C84 INPUT)
NOTE
READY 80C86 INPUT)
READ CYCLE
82C88
OUTPUTS
SEE NOTES
15, 16
MRDC OR IORC
DEN
S7-S3
AD15-AD0
RD
DT/R
TCLAV
(1)
(4)
(23)
TCLCH
(2)
TCLSH
(22)
(24)
(23)
(31)
(8)
(9)
TCHRYX
(11)
(12) TRYLCL
(24)
TRYHCH
(10)
(6)
(7)
(23)
(40)
(42)
(18)
(19)
(36)
(33)
TCLAZ
(25)
(5)
80C86
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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